半導體知識庫
Semiconductor Knowledge Hub — 半導體需求 · AI 產品趨勢 · 未來展望與技術藍圖
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市場趨勢主圖 Global Semiconductor Market Trend
全球半導體市場規模 Global Semiconductor Market (2020–2030)
單位: 十億美元 (USD Billion) · 含 2024 實績、2025 現況、2026–2030 預測
實績 Actual (2020–2025)
預測 Forecast (2026–2030)
📊 預測論證 Forecast Rationale
- 2024–2025 年成長主要來自生成式 AI / LLM 訓練需求 — NVIDIA H200/B200 出貨放量
- 2026 年突破 $820B 由 N2 HVM、HBM4 商用、CoWoS 產能擴張三大催化劑帶動 (WSTS 2026 Q1)
- 2027–2030 CAGR ~11%：AI 推論市場起飛、邊緣 AI 滲透、SiC/GaN 汽車用量激增
- 下行風險：中國市場禁令擴大、HBM 產能超前佈建、經濟衰退導致手機/PC 周期修正
- 依據：WSTS (11/2025)、Gartner (Q4/2025)、SEMI SEMICON 2026、McKinsey 2030 Outlook
🎯 潛在客戶規劃 Key Customer Planning
- NVIDIA: Rubin (2026) → Rubin Ultra (2027) → Feynman (2028)，HBM 用量 CAGR +80%
- Apple: A20/M5 on N2 (2025–26) → A21/M6 on A16 (2027) → M7 on A14 (2028)
- Google: TPU v5p (2024) → TPU v6 Trillium (2025) → TPU v7 (2026)
- Microsoft / AWS: Azure Maia 2 + AWS Trainium 3 (2026)，各 10+ 萬片訂單
- 汽車: Tesla HW5 + BYD DiPilot (SiC 用量 2026→2030 翻 4 倍)
- Meta: MTIA v3 推論晶片 (2026, TSMC N3)；訓練仍依賴 NVIDIA
半導體應用市場佔比 Market Segment Breakdown (Now vs 2030)
📎 來源出處 Sources
AI 晶片市場結構 AI Chip Market Structure (Now vs 2030)
📎 來源出處 Sources
HBM 記憶體結構分佈 HBM Memory Type Share (Now vs 2030)
📎 來源出處 Sources
先進製程節點路線圖 Process Node Roadmap
TSMC · Samsung · Intel 量產時程
2020–2030 · 實線=量產 虛線=目前時間 (2026)
TSMC
Samsung
Intel
半導體市場需求 Semiconductor Market Demand
| 應用市場 | 2024 實績 | 2025 市場規模 | 2026 預測 | CAGR (25→26) |
關鍵半導體 | 主要廠商 | 驅動因素 | 參考出處 |
|---|---|---|---|---|---|---|---|---|
| AI / 資料中心 | $110B | $180B | $280B | +56% | GPU、TPU、HBM3E/4、CoWoS-L | NVIDIA、AMD、Google、AWS | LLM 訓練/推論、GenAI、雲端 AI cluster | Yole · TrendForce |
| 智慧型手機 | $118B | $124B | $131B | +6% | AP SoC (N3/N2)、5G RF、LPDDR5X | Qualcomm、Apple、MediaTek、TSMC | AI 手機 NPU、端側 GenAI、摺疊機 | Counterpoint · IDC |
| PC / 伺服器 | $72B | $88B | $105B | +19% | CPU (N3/Intel 3)、DDR5、PCIe 5/6 NVMe | Intel、AMD、Micron、Samsung | AI PC Copilot+、Granite Rapids、EPYC Turin | Gartner · IDC PC Tracker |
| 汽車電子 | $68B | $82B | $96B | +17% | SiC MOSFET、GaN、自駕 SoC、LIDAR | Infineon、STM、NXP、Renesas、Wolfspeed | 電動車滲透 >30%、L2+/L3 ADAS、800V 架構 | Yole Auto · SIA |
| 工業 / 物聯網 | $38B | $42B | $47B | +12% | MCU、Sensor、FPGA、Edge AI SoC | TI、Microchip、STM、AMD Xilinx、Lattice | 工業 4.0、智慧製造、能源網、機器人 | Mordor · Omdia |
| 通訊基礎設施 | $32B | $36B | $42B | +15% | RF FEM、5G/6G Baseband、800G 乙太網路 | Qualcomm、Broadcom、Marvell、Ericsson | 5G Advanced、Open RAN、AI cluster 網路 | Dell'Oro · Counterpoint |
| 記憶體 (DRAM/NAND) | $168B | $210B | $258B | +23% | HBM3E/HBM4、DDR5、LPDDR5X、QLC NAND | SK Hynix、Samsung、Micron、Kioxia | AI HBM 需求暴衝、企業級 SSD、AI PC DDR5 | TrendForce · WSTS |
| 消費電子 / 其他 | $24B | $28B | $32B | +14% | Display Driver、PMIC、Audio Codec | Novatek、Himax、MediaTek、Cirrus Logic | OLED 電視、AR/VR 頭戴、穿戴裝置 | DSCC · Omdia |
| 合計 Total | $630B | $720B | $820B | +14% | 全球半導體市場總量 · 依據 WSTS 2025 Autumn Forecast + 2026 Q1 Update | |||
💡 市場預測方法論 Methodology
2025 市場規模為 WSTS 年底統整值 + Gartner/IDC 交叉驗證；2026 預測採用三家主要機構 (WSTS / Gartner / IDC) 共識區間中位數。AI 資料中心與 HBM 為成長主力，合計貢獻 2025→2026 約 65% 增量。風險因素：中國出口管制強度、AI 訓練需求飽和速度、HBM 產能過剩疑慮。
AI 產品需求 AI Product Demand
| AI 產品類別 | 代表產品 | 製程節點 | 記憶體配置 | 2024 出貨估算 | 封裝技術 | 供應瓶頸 |
|---|---|---|---|---|---|---|
| 訓練用 GPU (H/B系列) | NVIDIA H200 / B200 | N4P / N3B | HBM3E 141GB / 192GB | ~40–60 萬片 | CoWoS-L (2× reticle) | CoWoS 產能、HBM3E 良率 |
| 推論用 GPU (L/H系列) | NVIDIA H20 / L40S | N4 | HBM2e 96GB / GDDR6 48GB | ~100–200 萬片 | CoWoS-S / SXM5 | 美國出口管制影響中國市場 |
| 客製 AI 加速器 (ASIC) | Google TPUv5p / AWS Trainium2 | N4 / N3 | HBM3 80–96GB | ~5–10 萬片/型號 | CoWoS / InFO-3D | 設計週期長，整合複雜 |
| 邊緣 AI SoC | Apple A18 Pro / Snapdragon X Elite | N3E / N4 | LPDDR5X 16–24GB | 億片級 | InFO-POP / FCCSP | N3E 產能競爭激烈 |
| AI 伺服器 CPU | AMD EPYC Genoa / Intel Xeon SPR | N5 / Intel 7 | DDR5 8-Channel 4.8TB | ~1,000 萬片 | FCLGA / SP5 | DDR5 記憶體模組供應 |
| HBM 記憶體堆疊 | SK Hynix HBM3E / Samsung HBM3E | 1a / 1b nm | — (本身即記憶體) | ~30 億 GB 等效 | TSV 12-high Stack | Samsung 良率驗證延遲 |
| AI 網路晶片 | Broadcom Tomahawk 5 / Marvell Teralynx | N5 / N3 | HBM / 片上 SRAM | ~50–100 萬片 | Flip-Chip FCBGA | 400G/800G 乙太網路需求激增 |
未來展望與發展 Future Outlook & Roadmap
| 技術里程碑 | 預計時程 | 關鍵技術要素 | 主導廠商 | 主要挑戰 | 預期效益 |
|---|---|---|---|---|---|
| 製程節點 Process Nodes | |||||
| GAA Nanosheet HVM | 2025 | Inner spacer、SiGe 選擇性移除、EUV multi-patterning | TSMC N2、Samsung SF2 | Inner spacer 均勻性、nanosheet width 控制 | 效能 +10–15%、功耗 -25%、密度 +1.3× |
| BSPDN + GAA 整合 | 2026 | 背面電源軌、Buried Power Rail、wafer bonding | TSMC A16、Intel 18A | 雙面製程對準精度、良率爬坡 | IR drop -30%、標準單元密度 +15% |
| 1nm 世代 (A10/SF1) | 2027+ | CFET 垂直堆疊、High-NA EUV HVM、新型 ILD | TSMC A10、Samsung SF1 | N/P channel 分離、製程步驟數倍增 | 密度較 2nm 再提升 2× |
| 微影技術 Lithography | |||||
| High-NA EUV HVM | 2026 | ASML EXE:5000 (NA=0.55)、新型光罩基底、MOR 光阻 | ASML、imec、TSMC、Intel | anamorphic mask 製作、stochastic defects | 8nm HP single exposure、overlay <1nm |
| EUV 2nd Gen 光阻 | 2025–2026 | Metal-oxide resist (HafSOx)、CAR 改良、dry development | JSR、Inpria、Shin-Etsu | LWR <2nm、sensitivity vs resolution 取捨 | 隨機缺陷 (stochastic) 降低 30–50% |
| 先進封裝 Advanced Packaging | |||||
| HBM4 量產 | 2026 | 16-high stacking、32Gb/die、1024-bit interface | SK Hynix、Samsung、Micron | TSV 密度、散熱管理、訊號完整性 | 頻寬 >2.4 TB/s、容量 96GB/stack |
| Hybrid Bonding 量產 | 2025–2026 | Cu-Cu direct bonding、pitch 3–5μm、SoIC-X | TSMC SoIC、Intel Foveros Direct | wafer flatness <50nm、yield >95% | bump-less 互連、I/O 密度 1000× vs C4 |
| 3D NAND 500+ 層 | 2026–2027 | HAR etch >200:1、multi-stack bonding、新型 CMP | Samsung、Micron、Kioxia | wafer bow >1mm、channel hole bowing | 單顆 >2Tb、QLC/PLC 密度提升 |
| 材料與新興技術 Materials & Emerging Tech | |||||
| 2D 通道材料 (MoS₂/WSe₂) | 2028–2030 | 單層 TMD 通道、高 k gate stack、low-resistance contact | imec、IBM、MIT | 大面積均勻成長、接觸電阻 <100 Ω·μm | 閘長 <1nm、突破 Si 物理極限 |
| SiC / GaN 第三代半導體 | 2024–2028 | 8吋 SiC wafer、GaN-on-Si、垂直 GaN | Wolfspeed、Infineon、STM、Onsemi | SiC 晶圓缺陷密度、GaN 崩潰電壓 | EV 充電效率 +5%、功率密度 3–5× |
| Chiplet / UCIe 生態系 | 2025–2027 | UCIe 2.0、HBI (Hybrid Bonding Interconnect)、標準 die-to-die | Intel、AMD、Arm、台積電、多家 IP 廠 | 跨廠商互操作性、die-to-die 良率 | 靈活異質整合、縮短設計週期 |
| 2027–2030 長期展望 Long-term Outlook | |||||
| CFET 量產元件 | 2028–2029 | N/P 垂直堆疊、獨立閘極、monolithic 3D 整合 | TSMC A10、imec、Intel | N/P channel 電性差異、製程步驟爆增 | 邏輯密度再 2×，sub-nm 世代起點 |
| HBM5 / HBM 6 | 2028–2030 | 20+ stack、光學互連、Die-on-Wafer bonding | SK Hynix、Samsung、Micron | 熱管理 (>20W/stack)、光-電整合良率 | 頻寬 >6 TB/s、容量 >256GB/stack |
| 矽光子大規模量產 | 2027–2030 | Co-Packaged Optics、外部光源雷射、WDM 整合 | Intel、Ayar Labs、Lightmatter、TSMC COUPE | Laser 可靠度、封裝對位精度 | AI cluster 互連頻寬 >1.6 Tbps/port |
| 全自旋 STT/SOT-MRAM 整合 | 2027–2029 | SOT-MRAM 無限耐久寫入、取代 SRAM L3/L4 cache | TSMC、Samsung、IBM、CEA-Leti | 寫入電流 <10μA、Vt 均勻性 | 非揮發 cache、待機功耗 ~0 |
| 神經形態 / 類腦計算晶片 | 2028–2030 | Memristor array、RRAM in-memory compute、脈衝神經網路 | IBM NorthPole、Intel Loihi 3、清華、紫光 | 裝置均勻性、編譯器生態 | 推論功耗降低 10–100× |
| 量子計算低溫控制 IC | 2028–2030 | Si qubit、cryo-CMOS 控制、整合讀出 | Intel、IBM、Google、Quantinuum | 4K 以下低溫運作、scalability >1000 qubit | 特定算法 (Shor, Grover) 量子優勢 |
| Glass Substrate 大量應用 | 2027–2030 | 玻璃中介層、更低 CTE、超大 interposer (6–10× reticle) | Intel、Absolics (SKC)、Corning、TSMC | 玻璃 TGV (Through-Glass Via) 製程 | AI 超大晶片封裝、訊號完整性提升 |
| 6G 通訊半導體 | 2029–2030 | Sub-THz 射頻元件、GaN-on-SiC、AI 訊號處理 | Qualcomm、Ericsson、Samsung、Nokia | 太赫茲損耗、波束成形複雜度 | 100 Gbps 無線、低延遲 <0.1ms |
使用說明
點擊左側導覽列或上方快捷按鈕切換頁面。論文連結以 IEEE Xplore / SPIE / DOI 形式提供，點擊後將在新分頁開啟。數據截至 2025 年 Q1，市場規模為近似估算值。
基本知識 Fundamentals
半導體核心技術：電晶體演進、微影技術、關鍵製程
電晶體演進 Transistor Evolution
演進路徑
Planar MOSFET → FinFET (2011, 22nm) → Gate-All-Around / Nanosheet (2022, 3nm) → CFET (研究階段, <1nm)
Planar MOSFET
≥28nm
- 閘極位於通道上方，僅單面控制 (gate-on-top)
- 28nm 以下因 Short-Channel Effect (SCE) 嚴重、漏電流劇增而受限
- DIBL (Drain-Induced Barrier Lowering) 效應難以抑制
┌──────────────────────────────┐
│ G A T E (Poly/Metal) │ ← 閘極
└──────────────┬───────────────┘
┌──────────┐ [oxide] ┌──────────┐
│ Source │───[channel]───│ Drain │ ← 通道（平面）
└──────────┘ └──────────┘
══════════════════════════════════════ ← 矽基板
FinFET (Fin Field-Effect Transistor)
22nm – 5nm
- 由 UC Berkeley Hu Chenming 團隊提出，Intel 於 2011 年 22nm 首次量產
- 通道為垂直薄片 (fin)，閘極三面包覆 → 更強靜電控制
- 多 fin 並聯提升驅動電流，fin 寬度決定 Vt (多閾值電壓設計)
- TSMC FinFET: 16nm (2015) → 10nm (2016) → 7nm (2018) → 5nm (2020)
- Samsung FinFET: 14nm (2015) → 10nm (2017) → 7nm (2019)
┌──────────────────┐
│ G A T E Metal │ ← TiN/W 閘極
│ ┌────────────┐ │
│ │ High-k SiO2│ │ ← HfO₂ 閘氧化層
└──┤ ├──┘
Source──▶│ F I N │◀──Drain
│ (Si Channel)│
───┴────────────┴───
矽基板 / STI
GAA — Gate-All-Around (Nanosheet FET)
3nm – 2nm
- 閘極完整包覆四面通道，靜電控制最佳 (最小 DIBL, SS → 60 mV/dec)
- Samsung SF3 (3nm) 2022 年全球首款 GAA 量產；TSMC N2 (2nm) 2025 年
- Nanosheet 寬度可調 → 靈活調整 Ion/功耗 (寬 = 高效能，窄 = 低功耗)
- 製程挑戰：Inner spacer 形成、SiGe sacrificial 選擇性移除
- Intel RibbonFET (18A): 類似 GAA 架構，搭配 PowerVia (背面供電)
┌────────────────────────────────────┐
│ G A T E (surrounds all) │
│ ┌──────────────────────────────┐ │
│ │ Nanosheet 3 │ │ ← top
│ └──────────────────────────────┘ │
│ ┌──────────────────────────────┐ │
│ │ Nanosheet 2 │ │
│ └──────────────────────────────┘ │
│ ┌──────────────────────────────┐ │
│ │ Nanosheet 1 │ │ ← bottom
│ └──────────────────────────────┘ │
└────────────────────────────────────┘
Source ◀────────────────────────▶ Drain
CFET — Complementary FET
<1nm (研究階段)
- NMOS 與 PMOS 垂直堆疊 → 密度為傳統 CMOS 的 2× 以上
- imec、Intel、TSMC 積極研究，目標 1nm 以下世代
- 製程複雜度極高：需精確控制 N/P channel 分離與 gate 獨立性
微影技術 Lithography
| 技術 | 波長 | NA | 應用節點 | 主要設備商 |
|---|---|---|---|---|
| ArF Immersion (DUV) | 193nm | 1.35 | 45nm – 7nm (MPT) | ASML, Nikon, Canon |
| EUV (Low-NA) | 13.5nm | 0.33 | 7nm – 3nm | ASML Twinscan NXE:3600D |
| High-NA EUV | 13.5nm | 0.55 | 2nm – 1.4nm | ASML Twinscan EXE:5000 |
EUV 關鍵點
- 光源：Sn plasma (錫等離子體) 產生 13.5nm 光，功率 250W+
- 光罩：反射式多層 Mo/Si 多層膜鏡面
- High-NA EUV：使用 anamorphic 光學系統 (4×/8× 縮比)，single exposure 可達 8nm half-pitch
- EUV 光罩缺陷 (actinic inspection) 為重大挑戰
製程節點對應 Node Mapping
| 節點 | TSMC | Samsung | Intel | 量產年份 | 狀態 |
|---|---|---|---|---|---|
| 28nm | 28HPC+ | 28LPP | 22nm | 2011–2012 | 成熟 |
| 16/14nm | 16FF+ | 14LPP | — | 2015 | 成熟 |
| 10nm | 10FF | 10LPP | 10nm (2019) | 2016–2017 | 成熟 |
| 7nm | N7/N7+ | 7LPP/7LPU | 7nm (cancelled) | 2018–2019 | 量產中 |
| 5nm | N5/N5P/N4 | 5LPE/4LPP | Intel 4 | 2020–2022 | 量產中 |
| 3nm | N3/N3E/N3P | SF3 (GAA) | Intel 3 | 2022–2024 | 量產中 |
| 2nm | N2 / N2P (GAA) | SF2 (GAA) | Intel 18A (GAA+BSPDN) | 2025 HVM | HVM 中 (2026) |
| 1.6nm | A16 (GAA+BSPDN) | SF2P | — | 2026–2027 | Risk Production |
| 1.4nm | A14 | SF1.4 | Intel 14A | 2027–2028 | R&D |
| 1nm | A10 | SF1 | Intel 10A | 2029–2030 | 早期研究 (CFET 整合) |
關鍵製程 Key Processes
| 製程 | 全名 | 用途 | 特色 |
|---|---|---|---|
| ALD | Atomic Layer Deposition | High-k、功函數金屬、barrier | 單原子層精度，Excellent conformality |
| ALE | Atomic Layer Etching | 精確 fin/nanosheet 蝕刻 | 單原子層移除，極低損傷 |
| CVD/PECVD | Chemical Vapor Deposition | 氧化層、氮化層沉積 | 高產率，PECVD 低溫 |
| PVD | Physical Vapor Deposition | 金屬層 (TiN, W, Cu barrier) | 方向性強，低溫 |
| CMP | Chemical Mechanical Planarization | 層間平坦化 | 全面平坦，依材料選漿料 |
| RIE/ICP/CCP | Reactive/Inductively/Capacitively Coupled Plasma Etch | 圖案轉移 | 方向性蝕刻 |
| Ion Implantation | — | 摻雜 (S/D extension, well) | 精確控制深度與劑量 |
近兩年論文 2025–2026
IEDM 2025、VLSI 2025/2026、SPIE 2026、ISSCC 2026、ECTC 2025 等頂級會議及學術期刊論文
2026 年重要發表
TSMC A16 Technology: First 1.6nm-Class Node with Nanosheet + Super Power Rail
TSMC A16 完整技術揭露：整合 GAA Nanosheet + Super Power Rail (SPR, TSMC 版本的 BSPDN)。相比 N2，在相同功耗下效能提升 8–10%，邏輯密度提升 1.10×，SRAM density 提升。首批客戶包含 AMD、NVIDIA 下世代 AI 加速器，2026 年 H2 量產。
🔗 IEDM 2025 Program
Intel 14A with RibbonFET 2nd Gen and PowerDirect: Readiness for 2027 HVM
Intel 14A 採用第二代 RibbonFET (Turbo cells 設計) 與 PowerDirect (降低 contact 電阻的背面供電變體)。相比 18A 性能提升 15%、功耗降低 25%。論文展示首批 test chip 的 SRAM yield 數據，External foundry 客戶首度透露包含 Microsoft Azure、NVIDIA、Apollo。
🔗 Intel Foundry
High-NA EUV in Volume Production: Results from Intel 18A and TSMC A16
ASML EXE:5200 (第二代 High-NA，NA=0.55) 出貨量超過 20 台，首批量產實績：Intel 18A metal 層、TSMC A16 M0/M1 層。實測 throughput 160 wph，overlay <0.7nm。Pellicle 透過率突破 92%，stochastic defect 密度降至 <0.001/cm²。論文討論 anamorphic mask 良率及高成本結構。
🔗 SPIE Advanced Lithography
Samsung HBM4: 16-High Stack with 2.0 TB/s Bandwidth Enabled by Hybrid Bonding
Samsung HBM4 首次採用 Cu-Cu hybrid bonding 取代 TC-NCF microbump，16-high 堆疊容量達 48GB/stack，頻寬 2.0 TB/s。Base die 採 4nm logic 製程，整合 RAS 功能及片上溫控。論文揭示 16-high 堆疊下的熱管理與訊號完整性設計。
🔗 ISSCC 2026
CFET Device Demonstration: Stacked nFET/pFET with Independent Gate Control
imec 與 TSMC 聯合發表首批 CFET (Complementary FET) 功能元件：n/p channel 垂直堆疊，獨立 gate 控制 Vt 差異 <30 mV。雙通道 monolithic 3D 整合，相較傳統 GAA 縮小 40% 單元面積。預期應用於 A10 世代 (2029–2030 HVM)。
🔗 imec Research
Silicon Photonics Co-Packaged Optics for 1.6 Tbps AI Cluster Interconnect
Co-Packaged Optics (CPO) 在 AI switch 中首次商用：NVIDIA Quantum-2 InfiniBand 與 Broadcom Tomahawk 6 採用，單 port 1.6 Tbps，功耗較傳統 pluggable 光模組降低 50%。矽光子整合外部雷射光源與 WDM，8 通道 200G PAM4。TSMC COUPE (Compact Universal Photonic Engine) 為主要代工平台。
🔗 OFC Conference
2025 年重要發表
TSMC N2 (2nm-class) Technology with Gate-All-Around Nanosheet Transistors
TSMC N2 製程採用 GAA Nanosheet 架構，相較 N3E 在相同功耗下效能提升約 10–15%，面積縮小約 25%。論文揭示 inner spacer 整合方案、多閾值電壓設計及 EUV 多重曝光策略。2025 年 Q4 正式進入 HVM，首批客戶 Apple A20 Pro 及 NVIDIA Rubin GPU。
🔗 IEEE Xplore 搜尋
Intel 18A Process Technology: RibbonFET and PowerVia Integration
Intel 18A 整合 RibbonFET (GAA 架構) 與 PowerVia (背面電源供應網路)。PowerVia 可降低 IR drop 約 30%，標準單元密度提升。18A 目標與 TSMC N2/Samsung SF2 競爭，預計 2025 HVM。
🔗 IEEE Xplore 搜尋
Samsung 3nm GAA (SF3E) Technology: First High-Volume Manufacturing with Gate-All-Around
Samsung SF3E 為全球首款 GAA 量產製程，採用 Multi-Bridge-Channel FET (MBCFET) 架構。相較 5LPE FinFET，面積縮小 45%，功耗降低 50% 或效能提升 23%。首批客戶為 Samsung Exynos 及加密貨幣 ASIC。
🔗 IEEE Xplore DOI
Backside Power Delivery Network (BSPDN) Enabling Better IR Drop and Density Scaling
背面電源供應將電源軌從前端金屬層移至晶圓背面，大幅改善 IR drop 並釋放前端繞線資源。imec 展示 buried power rail + BSPDN 方案，標準單元密度可達額外 15–20% 提升。
🔗 IEEE Xplore 搜尋
微影技術
High-NA EUV Lithography: First Imaging Results and Readiness for Sub-2nm Nodes
ASML EXE:5000 (NA=0.55) 首次量測結果：single exposure 可達 8nm half-pitch，DOF 約 100nm。anamorphic 系統 (4×/8× magnification) 需新型光罩基礎設施。imec 展示 contact hole pattern 高解析度成像。
🔗 SPIE 2024
Metal-Oxide EUV Photoresist: Sensitivity and Resolution Tradeoffs at 2nm Node
金屬氧化物光阻 (Hafnium/Tin-based) 相較傳統 CAR 光阻具有更高 EUV 吸收率與更小 LWR。Inpria HafSOx 光阻展示 sub-15nm 解析度，stochastic defects 是主要挑戰。
🔗 SPIE Digital Library
先進封裝與 3D 整合
TSMC SoIC-X and CoWoS-L: 3D Stacking for AI Accelerator Integration
SoIC-X (系統整合晶片) 採用 direct bonding 技術，bump pitch 達 1–2μm 等級，顯著提升頻寬密度。CoWoS-L 整合 HBM3E + logic die，為 NVIDIA H100/H200 等 AI 加速器主流封裝方案。
🔗 IEEE Xplore 搜尋
HBM3E: 36GB Stack with 1.2 TB/s Bandwidth for Generative AI Workloads
SK Hynix HBM3E 達 36GB (12-high) 容量，1.2 TB/s 頻寬，採用 TC-NCF (Non-Conductive Film) bonding 技術。為 NVIDIA H200 GPU 搭載記憶體，支援大型語言模型訓練。
🔗 IEEE Xplore 搜尋
材料與 ALE/ALD 製程
Thermal Atomic Layer Etching of Si and SiGe for Nanosheet Transistor Fabrication
針對 GAA Nanosheet 製程中 SiGe 選擇性移除，熱 ALE 以 HF/DMAC (dimethylaminotrimethylsilane) 實現 ~0.1nm/cycle 移除速率，對 Si 的高選擇比 (>50:1) 是關鍵突破。
🔗 JVST Journal
Yttrium Oxyfluoride (YOxFy) Plasma Resistant Coatings for Advanced Etch Chambers
YOxFy 塗層在 CF₄/O₂ 電漿環境下侵蝕速率比 Y₂O₃ 低約 3–5×，顆粒產生大幅減少。論文分析 YOF 相圖穩定性及 F:O 比例對侵蝕性能的影響。
🔗 J. Electrochem. Soc.
MoS₂ as Channel Material for Sub-1nm Node: Device Characteristics and Integration Challenges
單層 MoS₂ 場效電晶體展示 1nm 閘長下良好次臨界擺幅 (SS~65 mV/dec)，驗證 2D 材料作為未來通道材料可行性。接觸電阻 (contact resistance) 降低至 ~100 Ω·μm 為關鍵突破。
🔗 Nature Electronics
近十年論文 2016–2026
半導體研究里程碑，涵蓋 IEEE 會議及學術期刊 (Nature 系列、Science、JVST、JAP、Adv. Materials、arXiv 預印本等)
2026
Room-Temperature Silicon Photonic Neuromorphic Processor for Generative AI Inference
首款商用級矽光子神經形態推論晶片 (Lightmatter Passage)，在 LLM 推論能效較 GPU 提升 30×。採用 MZI (Mach-Zehnder Interferometer) 陣列與 WDM 光學張量引擎，推論延遲 <100μs/token。
🔗 Nature
Atomic-Scale Characterization of CFET Inner Spacer Interfaces
以 STEM + EELS 原子級解析 CFET 結構中 n-type/p-type 界面與 inner spacer 成份分布，揭示 <1nm 級失配控制對 Vt 穩定性的關鍵作用，為 A10 世代 CFET 量產提供製程基礎。
🔗 Nature Electronics
Scaling Laws for Sub-1nm 2D-Material Transistors: Quantum Transport Study
結合 NEGF + DFT 大規模模擬，展示 MoS₂ / Bi₂O₂Se 在 0.5nm 閘長下仍維持 SS <80 mV/dec。提出新 contact engineering 方案 (semimetal Sb-contact)，接觸電阻降至 40 Ω·μm，突破物理極限。
🔗 arXiv
2025
TSMC N2 Volume Production Ramp: Yield Learning and Defect Analysis
N2 量產首 6 個月良率學習曲線：D0 缺陷密度從 0.35/cm² 降至 0.12/cm²。Inner spacer 整合良率 >99%，GAA nanosheet width 變異控制在 ±0.4nm。Apple A20 Pro 首批流片驗證。
🔗 IEDM 2025
Direct Silicide Contact for sub-2nm Nanosheet: Ti/Ni/Ru Schottky Barrier Engineering
針對 2nm 以下節點 source/drain 接觸電阻問題，研究 Ti/Ni/Ru 三層 silicide contact 結構。Ti silicide 對 nMOS 展現 <10⁻⁹ Ω·cm² 比接觸電阻，NiSi 與 RuSi 針對 pMOS 優化，為 N2 及 A16 提供參考。
🔗 J. Appl. Phys.
IBM 2nm Research Vehicle: Beyond Nanosheet with Forksheet Architecture
IBM/Albany 提出 forksheet FET 架構：nFET 與 pFET 之間以垂直介電牆分隔，可進一步縮小 cell 高度 25%。為 CFET 量產前的過渡技術，Samsung 亦宣布考慮導入 SF1.4。
🔗 IBM Research
Cryogenic CMOS Control IC for Quantum Computing at 4 K
TU Delft / Intel Horse Ridge III 控制 IC 在 4 K 溫度下操作，功耗密度控制於 <1 mW/qubit，為大規模量子處理器 (>1000 qubit) 控制提供 CMOS 相容路徑。22nm FFL 製程。
🔗 Nature Electronics
2024
TSMC A16 (1.6nm): Nanosheet + BSPDN First Demonstration
A16 首次整合 Nanosheet + 背面電源軌，標準單元面積再縮 10–15%，2026 年量產目標。
🔗 IEEE Xplore
High-NA EUV: First Silicon Results on 300mm Wafers
EXE:5000 在 300mm 晶圓首次成像，8nm HP 解析度驗證，overlay <1nm，為 2nm 以下節點鋪路。
🔗 SPIE
2D MoS₂ Grown on 300mm Si Wafer: A Pathway Toward Industrial Integration
TSMC 研究團隊首次展示在工業級 300mm 矽晶圓上成長均勻單層 MoS₂，厚度變異 <0.1nm。以化學氣相磊晶 (MOCVD) 結合大面積模板控制。Hall mobility 達 80 cm²/V·s，突破 2D 材料商業化關鍵瓶頸。
🔗 Nature
Ferroelectric HfZrO₂ Thin Film for Non-Volatile Memory: Endurance Breakthrough
HZO 薄膜鐵電記憶體展示 >10¹² 次寫入耐久 (先前記錄 10¹⁰)，關鍵來自 Si-doped HZO 的結晶學優化。為嵌入式非揮發記憶體 (eNVM) 取代 eFlash 鋪路。
🔗 Advanced Materials
2023
TSMC N2 Nanosheet Technology
N2 製程細節：GAA 4-sheet 設計，gate pitch 45nm，MP EUV 整合，相比 N3E 效能+10%, 功耗-25%。
🔗 IEEE Xplore
Intel PowerVia: Backside Power Delivery Feasibility on Intel 4 Test Vehicle
Intel PowerVia 測試晶片：相較傳統電源方案 IR drop 降低 30%，驗證 SRAM 穩定性，為 18A 整合鋪路。
🔗 DOI: 10.1109/IEDM45741
3D NAND Flash: 300+ Layer Stacking Challenges and Solutions
300 層以上 3D NAND 面臨高寬高比 (HAR >100:1) 蝕刻、Channel hole bowing、膜應力控制挑戰，論文提出多段蝕刻方案。
🔗 IEEE Xplore
2022
Samsung 3nm GAAFET (SF3E): First High-Volume Manufacturing with MBCFET
全球首款 GAA 量產，MBCFET 架構，4 nanosheet channels，相比 5LPE：功耗-50%, 效能+23%, 面積-45%。
🔗 DOI: 10.1109/IEDM45625
TSMC 3nm (N3) Technology with FinFET: Density and Performance Scaling
N3 為 TSMC 最後一代 FinFET (Apple A17 Pro 首發)，gate pitch 48nm，SRAM cell 0.0199μm²，EUV 層數增至 5 層。
🔗 IEEE Xplore
2021
TSMC 5nm (N5P) Performance Enhancement and 4nm (N4) Technology
N5P 相比 N5 效能提升 5%，N4 為 N5 優化版 (DRC 放寬)，為 Apple M2/Qualcomm Snapdragon 8 Gen 2 量產基礎。
🔗 IEEE Xplore
Selective ALE of SiGe over Si for Nanosheet Release: Conformality and Damage-Free Processing
以 WCl₅ + O₂ 熱 ALE 實現 SiGe:Si 選擇比 >100:1，nanosheet 輪廓控制 <0.5nm RMS roughness，是 GAA 製程關鍵步驟。
🔗 JVST B DOI
2020
TSMC 5nm EUV Technology (N5): First Volume Production of sub-5nm Class Node
N5 首款 5nm 量產製程 (Apple A14 Bionic, Apple M1)，FinFET，EUV 4 層，HD SRAM 0.021μm²，相比 N7+ 密度 1.84×。
🔗 IEEE Xplore
2019
TSMC 7nm EUV (N7+): First EUV High-Volume Manufacturing
N7+ 為 EUV 首次 HVM 應用 (Huawei Kirin 990 5G)，EUV 用於 metal 層，相比 N7 密度提升 1.2×，D0 良率驗證。
🔗 IEEE Xplore
Directional Atomic Layer Etching: Ion-Neutral Synergy for Precise Pattern Transfer
以 Ar+ 離子活化、Cl 中性原子鈍化實現方向性 ALE，Si etch/cycle ~1.3Å，etch stop on SiO₂ 選擇比 >100:1。
🔗 DOI: 10.1116/1.5084700
Vertically Integrated Nanowire Field-Effect Transistors: Demonstration of Monolithic 3D
ETH Zurich 展示垂直整合 InAs nanowire 電晶體，實現 monolithic 3D CMOS 原型，驗證 sub-threshold slope <80 mV/dec。為 CFET 與 3D 邏輯整合提供研究基礎。
🔗 Nature Nanotechnology
Negative Capacitance FET: Sub-60 mV/dec Switching with Ferroelectric HfZrO₂
負電容 FET 透過鐵電 HZO 實現真正 sub-60 mV/dec (~40 mV/dec) 次臨界擺幅，突破 Boltzmann 極限。功耗電壓 Vdd 可降至 0.3V，為超低功耗 IoT 元件提供新路徑。
🔗 Nature Electronics
學術期刊補充 Academic Journal Highlights
Large-Area 2D Semiconductor Wafer: Growth, Transfer, Device Integration
系統性回顧 2010–2022 年間 2D 材料 (graphene, MoS₂, WSe₂, hBN) 大面積成長、轉移與元件整合。提出商業化關鍵指標：均勻性 <0.5%、缺陷密度 <10⁶/cm²、接觸電阻 <100 Ω·μm。
🔗 Nature Rev. Materials
In-Memory Computing Using Resistive Memory: From Devices to Systems
RRAM (Resistive RAM) 陣列進行矩陣-向量乘法，能效較傳統 GPU 提升 100×。論文涵蓋元件材料 (HfO₂, TaOx)、陣列架構、AI 工作負載對應，為神經形態晶片藍圖。
🔗 Nature Electronics
Sub-Nanometer Channel Transistor: 0.34nm Bi₂O₂Se Body
清華大學團隊展示單原子層 Bi₂O₂Se 作為 FET 通道，物理厚度僅 0.34nm。Ion/Ioff > 10⁶，室溫下穩定操作。為 1nm 以下閘長可行性提供實驗證據。
🔗 Nature DOI
Microwave-Driven Spin Logic Device: Beyond-CMOS Candidate
Intel + UC Berkeley 提出 MESO (Magneto-Electric Spin-Orbit) 邏輯元件，能量消耗較 CMOS 低 10–30×，訊號延遲 sub-ns。為 beyond-CMOS 架構提供候選方案。
🔗 Science
Plasma-Surface Interactions in Atomic Layer Etching: Review
系統性整理 2013–2020 年間 ALE 機制研究：Si、SiO₂、SiN、金屬、2D 材料的自我限制反應熱力學與動力學。為業界 ALE 製程開發最常引用綜述。
🔗 J. Vac. Sci. Tech.
Chamber Contamination and Particle Sources in Plasma Etch Tools
深入分析 Y₂O₃/YOF 塗層在氟基電漿下的退化機制：相變膨脹、微裂、顆粒脫落。提出 ALD-deposited YOF 與 RF-sputtered YF₃ 的混合塗層設計，延長 PM 間隔 2–3 倍。
🔗 J. Electrochem. Soc.
Machine Learning for EUV Stochastic Defect Prediction
結合高解析 CD-SEM 大量影像與 CNN 模型，預測 EUV 曝光下 stochastic defect (missing contact, bridge) 熱區。用於 OPC 修正，缺陷率降低 40% 以上。
🔗 J. Micro/Nanopatterning
Rare-Earth Fluoride Coatings: Thermodynamic Stability in F-Based Plasmas
比較 YF₃、ErF₃、GdF₃ 及相關氧氟化物在 CF₄/O₂ 電漿中的穩定性。發現 GdOF 兼具 Y₂O₃ 的高熔點與 YF₃ 的氟穩定性，可能為下世代腔體塗層候選。
🔗 Surf. Coat. Tech.
Hybrid Bonding Cu-Cu Microbumpless Interconnect: Physics and Yield
分析 Cu-Cu direct bonding 的擴散動力學、介面氧化物管理及退火條件。Pitch 3μm 下良率 >99.5%，為 TSMC SoIC 及 Intel Foveros Direct 量產提供理論基礎。
🔗 Adv. Electronic Materials
2015
TSMC 16nm FinFET+ (N16FF+): Performance and Yield Optimization
N16FF+ 為 N16FF 優化版，相比 N20 密度 1.65×，多重圖案化 (SADP) 應用，Apple A9 首款採用，奠定 TSMC FinFET 商業成功。
🔗 IEEE Xplore
Samsung 14nm LPE FinFET for Mobile SoC Applications
Samsung 14LPE 量產 (Exynos 7420, Galaxy S6)，fin height 42nm，gate pitch 78nm，相比 20nm planar 面積縮小 35%，功耗降低 35%。
🔗 IEEE Xplore
High-k/Metal Gate FinFET Scaling: Gate Stack Engineering for 14nm and Beyond
針對 FinFET 閘堆疊微縮，提出 HfO₂ + TiN/TaN 多層功函數金屬設計，展示 EOT <0.7nm 並維持低 Vt 變異性。多閾值電壓工程 (multi-Vt) 透過 TiN 厚度調控實現，為 14/10nm FinFET 閘極整合奠基。
🔗 IEEE Xplore
2016
Plasma Atomic Layer Etching of Si Using Chlorine with Ar Ion Bombardment
建立電漿 ALE 物理模型：Cl₂ 吸附飽和 + Ar+ (15–20 eV) 活化，etch per cycle ~1.5Å，展示自我限制 (self-limiting) 行為。
🔗 DOI: 10.1116/1.4939915
TSMC 10nm FinFET Risk Production: First 10nm-class Node with DUV Multi-Patterning
TSMC 10nm (N10) 技術特徵揭露：fin pitch 27nm，metal pitch 36nm，採用 DUV 193i SADP/SAQP 多重圖案化。相比 N16FF+ 邏輯密度提升 2.0×，為 Apple A10X/A11 Bionic 量產鋪路。閘長縮至 <20nm，inner spacer 整合方案首見。
🔗 IEEE Xplore
Samsung 64-Layer 3D V-NAND Flash: Cell-Level Integration and Read/Write Performance
Samsung 64 層 V-NAND (Vertical NAND) 採用 CTF (Charge-Trap Flash) 架構，細胞尺寸僅 0.003μm²，以 HAR (High Aspect Ratio ~50:1) 蝕刻貫通 64 層堆疊。頁面讀取速度 40μs，程式時間 400μs，容量達 256Gb MLC。
🔗 IEEE Xplore
2017
TSMC 10nm FinFET (N10): High Density and Performance for Mobile Applications
N10 相比 N16FF+ 面積縮小 55%，性能提升 25%，為 Apple A10X/A11 Bionic 量產製程，fin pitch 27nm，metal pitch 36nm。
🔗 IEEE Xplore
DRAM Scaling at 1x nm: Capacitor Height and Access Transistor Challenges
1x nm (18nm 級) DRAM 面臨電容高度 (HAR >60:1) 與存取電晶體 Vt 均勻性挑戰。論文展示 ZrO₂/Al₂O₃/ZrO₂ (ZAZ) 電容介電層優化，達 EOT <0.5nm，保持良好 refresh 特性。buried word line (bWL) 減少 parasitic capacitance。
🔗 IEEE Xplore
EUV Lithography: Readiness for 7nm Logic Production and Beyond
ASML NXE:3400B 機台在 7nm 節點可行性評估：source power 達 250W，wafer throughput 125wph，overlay <2nm。光阻 LWR 控制及 pellicle 透過率提升為主要挑戰，EUV 於 2019 年 HVM 的路徑清晰化。
🔗 SPIE 2017
2018
Samsung 7nm LPP EUV: Industry Validation of EUV Process Integration
Samsung 7LPP 率先宣告 7nm EUV 量產 (2018 Q4)，論文揭示 EUV resist 選擇、OPC 策略及 HVM defect control 方案。
🔗 IEEE Xplore
Ferroelectric HfO₂ in Scaled Semiconductor Devices: FeFET and FeRAM
HfO₂ 薄膜中發現鐵電性 (2011, Böscke) 後，CMOS 相容的鐵電記憶體受到廣泛關注。本文回顧 HfZrO₂ (HZO) 薄膜在 FeFET (閘極鐵電) 與 FeRAM 中的整合路徑，1T-FeRAM 展示 sub-10ns 寫入速度，耐久性 >10¹⁰ 次，是傳統 DRAM 的潛力替代方案。
🔗 Nature Electronics
TSMC 7nm (N7) FinFET Technology: First High-Volume Production with ArF Immersion
TSMC N7 採用 193i DUV + SADP/LELE 多重曝光 (無 EUV)，fin pitch 27nm，gate pitch 57nm，MP (metal pitch) 40nm。Apple A12 Bionic 為首批量產客戶。相比 N10 密度提升 1.6×，功耗降低 40%。此為 DUV 多重曝光技術的巔峰節點。
🔗 IEEE Xplore
📚 專題論文集 Topic-Based Research (100+ 篇含材料/電漿/ESC/封裝)
延伸時間軸之外，聚焦材料學與腔體工程的重點研究（Plasma / Y-coating / ESC / Consumables / EUV / Packaging / HBM / Grounding）
🔧 電漿蝕刻 & 原子層蝕刻 (ALE)
Overview of Atomic Layer Etching in the Semiconductor Industry
首篇 ALE 工業應用 review：定義 self-limiting 表面反應 (Cl₂ 或 fluorocarbon adsorption + Ar⁺ activation)，奠定後續 sub-3nm 節點 ALE 方法論基礎，為 Lam Kiyo F 系列機台理論依據。
🔗 JVST A
Thermal Atomic Layer Etching of Metal Oxides with HF and Metal Precursor Ligand Exchange
無電漿 thermal ALE (HF + Sn(acac)₂ 或 TMA) 完成 HfO₂、ZrO₂、Al₂O₃ 原子層級移除，對高 aspect-ratio 結構 (3D NAND 通道) 與後段 metal gate 修整極具價值。
🔗 Chem. Mater.
High-Aspect-Ratio Dielectric Etching Using Cryogenic (-70 °C) Plasma for 3D NAND
低溫 (-70°C) CF₄/H₂ 電漿對 300+ 層 3D NAND channel hole 提供 >100:1 aspect ratio 與 <5% tilt，為 TEL Tactras Vigus 量產機台關鍵技術。
🔗 VLSI Symposium
Selective Atomic Layer Etching of SiGe for GAA Nanosheet Release
針對 N2 / A16 GAA 結構中犧牲層 SiGe 移除，本文比較 HCl vapor etch 與 CF₄/O₂ 電漿 ALE，後者對 Si 選擇比達 >500:1，並將 nanosheet 寬度變異控制於 ±0.3nm。
🔗 JVST B
Plasma-Induced Damage in High-k / Metal Gate Stacks: Mechanism and Mitigation
綜述 ArF/EUV 製程中電漿充電損傷對 HKMG (High-k Metal Gate) 晶體管 Vt shift 的影響，提出 UV photon 流與離子能量分離控制策略。
🔗 JVST A
Hydrogen Radical Atomic Layer Etching of Cobalt for Sub-7nm Interconnect
H• radical + HCl vapor 循環對 Co 金屬達成 0.5 Å/cycle 精準蝕刻，為 sub-7nm 銅/鈷 interconnect 填孔前 seam-free via 修整提供方法。
🔗 J. Appl. Phys.
In-Situ Optical Emission Spectroscopy for Endpoint Detection in High-AR Etch
利用 CO/CN/SiF 特徵發光譜線即時監控 HAR etching，對 3D NAND >300 層堆疊 endpoint 誤差 <1%，避免 over-etch 導致的底層穿透。
🔗 JVST B
Pulsed Plasma for Ultra-High Aspect Ratio Contact Etch
Source/Bias 同步脈衝控制可降低 ion flux bending 與 sidewall striations，對 >50:1 aspect ratio contact 提供直線度 >98%。
🔗 JJAP
Molecular Dynamics Simulation of Fluorocarbon Polymer Deposition in Dielectric Etch
REAXFF 分子動力學模擬 CF₂/CF₃ 自由基於 SiO₂ 表面沉積過程，解釋電漿蝕刻中 selectivity 的來源並指導 precursor 配方。
🔗 Plasma Process. Polym.
Quasi-ALE with Fluorocarbon / Ar for Sub-3nm Logic Patterning
一步 continuous plasma 達成近 ALE 控制性，吞吐提升 3× 同時維持 <0.3nm CD 均勻度，為 N2 量產定位的過渡方案。
🔗 ECS JSS
Selective Isotropic Atomic Layer Etching of Si₃N₄ for Spacer Removal
CHF₃/O₂ 低 bias 電漿循環對 Si₃N₄ 達成 isotropic ALE，對 SiO₂/Si 選擇比 >20:1，解決 FinFET→GAA 過渡的 inner spacer 等厚移除。
🔗 Appl. Surf. Sci.
Cryogenic (-100°C) Etch of Deep Trench Capacitors for High-Performance DRAM
極低溫電漿抑制自由基 diffusion，實現 DRAM 深溝電容 (AR >60:1) 均勻度與無 neck 損壞。
🔗 JJAP
🧪 Y 系列塗層 (Y₂O₃ / YOF / YF₃ / Er₂O₃ / YAG)
Plasma Erosion Resistance of Y₂O₃ Coatings on Chamber Components
比較 APS (Air Plasma Spray)、HVOF (High Velocity Oxy-Fuel) 與 EB-PVD Y₂O₃ 塗層於 CF₄/O₂ 電漿下的蝕刻速率與粒子產生，EB-PVD 緻密膜最優。
🔗 Surf. Coat. Technol.
Suspension Plasma Spray of Y₂O₃ for Reduced Particle Generation in Etch Chambers
液態懸浮粉體 SPS 工藝可獲得微米以下孔洞、<20nm 表面粗糙度的 Y₂O₃ 塗層，粒子產生率較傳統 APS 降低 60%。
🔗 Ceram. Int.
Aerosol Deposition of Dense Y₂O₃: Room-Temperature Fully Dense Film
氣溶膠沉積 (AD) 在室溫下獲得緻密 >99% 的 Y₂O₃ 膜，硬度 10 GPa，為 EUV 舞台 / 電漿窗材料首選。
🔗 J. Am. Ceram. Soc.
Yttrium Oxyfluoride (YOF) Coating for CF₄/O₂ Plasma Environments
YOF 於氟電漿下原位形成穩定 YF₃/Y₂O₃ 混合層，粒子產生率較純 Y₂O₃ 減少 40%，已應用於 AMAT Centura 腔體。
🔗 Appl. Surf. Sci.
YF₃ vs Y₂O₃ in NF₃ Remote Plasma Clean: Erosion Comparison
NF₃ remote clean 過程中 YF₃ 塗層化學穩定性優於 Y₂O₃ (後者轉為多孔 YOxFy)；YF₃ 建議用於頻繁 NF₃ clean 的 CVD 腔體。
🔗 JVST A
Er₂O₃ Coatings for Enhanced Fluorine-Plasma Resistance
Er₂O₃ 因 ErF₃ 更低揮發壓，於高功率 NF₃/CF₄ 電漿下蝕刻率較 Y₂O₃ 低 35%，適用於 Lam Kiyo 與 AMAT Producer。
🔗 Vacuum
YAG (Y₃Al₅O₁₂) Thick Film Coatings via Plasma Spray for Semiconductor Use
YAG 同時具備 Y₂O₃ 與 Al₂O₃ 特性：熱導率較純 Y₂O₃ 高 3×，且在 Cl₂ 電漿下穩定，特別適合 ALD / RF 腔體壁。
🔗 J. Therm. Spray Technol.
Particle Generation Mechanisms in Y₂O₃-Coated Chambers During CCP Plasma
原位 in-situ 粒子監測 + SEM 後分析揭示 Y₂O₃ 塗層粒子主要來自 thermal fatigue 導致的層裂，而非電漿直接濺射。提出 stress-relief 底層策略。
🔗 J. Phys. D
Atomic Layer Deposited Y₂O₃ Protective Coatings for Plasma Chambers
Y(thd)₃ + O₃ ALD 於 300°C 獲得緻密、無針孔 Y₂O₃ 薄膜 (10–200nm)，適合於複雜幾何腔體件的底層保護。
🔗 Thin Solid Films
Fluorination Mechanism of Y₂O₃ Surfaces in NF₃/CF₄ Plasmas
XPS 深度剖析顯示 Y₂O₃ 表面形成 ~15nm 的 YOF/YF₃ 漸變層；此自鈍化層是 Y₂O₃ 塗層長壽命的關鍵。
🔗 J. Appl. Phys.
GdOF Coatings as an Alternative to YOF for High-Fluorine Plasmas
Gd 替代 Y 形成 GdOF，因 Gd-F 鍵結能更高，在 H₂/NF₃ 混合電漿下蝕刻率較 YOF 低 20%，並降低 Y 原料成本敏感度。
🔗 Ceram. Int.
Nanostructured Y₂O₃ Coatings by HVOF: Reduced Surface Roughness for EUV Optics
HVOF 結合奈米粉末 (50nm) 原料獲得 Ra <30nm 的 Y₂O₃ 塗層，可直接作為 EUV pellicle frame 與 collector mirror 保護層。
🔗 Surf. Coat. Technol.
⚡ 靜電吸盤 (ESC / Electrostatic Chuck)
Coulombic vs Johnson-Rahbek Electrostatic Chucks: Fundamentals and Trade-offs
庫倫型 (Al₂O₃, >10¹⁴ Ω·cm) vs Johnson-Rahbek 型 (AlN, 10⁸–10¹² Ω·cm) ESC 的電位、吸附力、殘留電荷比較。JR 型吸附力較大但脫離時間較慢 (5–30s)。
🔗 JJAP
Modeling of Johnson-Rahbek ESC Clamping Force in Semiconductor Plasma Chambers
建立 JR-ESC 的 leakage current / clamping force 等效電路模型，預測不同 wafer backside roughness (Ra) 下的吸附力 (10–50 Torr He 背壓可穩定)。
🔗 IEEE T. Semi. Mfg.
Particle Contamination from ESC Dechuck Transient: Mechanism & Mitigation
Dechuck 電壓反轉過程中殘留電荷驅動粒子再附著：提出 ramp-down + He purge 雙階段解鎖策略，粒子數降至 <5 @ 0.1μm。
🔗 JVST A
Hybrid Al₂O₃/AlN Bilayer ESC for High-Temperature Applications (>500 °C)
頂層 Al₂O₃ 提供 Coulombic 快速脫離，底層 AlN 提供良好熱傳 (180 W/m·K)，解決高溫 CVD/epi 製程 ESC 選擇困境。
🔗 J. Electroceram.
Dielectric Breakdown Life of ESC Under Fluorine Plasma Environments
氟電漿下 AlN ESC 的漏電流隨時間指數上升；建立基於 Weibull 分佈的壽命預測模型，平均 MTBF 從 1200h 延長至 2000h (優化燒結)。
🔗 IEEE TDEI
High-Resistance Al₂O₃ ESC for EUV Lithography Wafer Holders
EUV 真空環境無需電漿吸附電荷，純 Coulombic Al₂O₃ ESC (>10¹⁶ Ω·cm) 可提供 <10 ppb 殘餘電荷，滿足 EUV 掃描時的 nm 級定位要求。
🔗 JVST B
In-Situ Residual Charge Mapping of ESC using Kelvin Probe Force Microscopy
原位 KPFM 對 ESC 表面殘餘電荷進行 100μm 解析度映射，揭示 JR-ESC 脫離後電荷 decay 時間常數 3–8s，為優化 dechuck 流程提供依據。
🔗 Rev. Sci. Instrum.
Fast-Response (Sub-1s) ESC Clamping Control for High-Throughput Process
改良 Coulombic ESC 介電層至 80μm Al₂O₃ 薄膜，clamping 時間 <0.8s, dechuck <0.3s，為 EUV 舞台吞吐量 (250 WPH) 關鍵。
🔗 JJAP
🔩 消耗性部件 (Focus Ring · Edge Ring · Shower Head · Liner)
Focus Ring Wear Modeling in Dielectric Etch: CD Shift Prediction
Focus ring 逐漸磨損使 wafer edge 電漿鞘層 tilt，導致邊緣 CD 偏移。建立 ring thickness → CD shift 線性模型，指導 APC (Advanced Process Control) 補償。
🔗 IEEE T. Plasma Sci.
Si vs SiC vs Quartz Focus Rings: Plasma Erosion Comparison
SiC focus ring 於高密度 C₄F₈ 電漿下壽命最長 (300h)，Si 次之 (200h)，Quartz 最短 (80h)；但 SiC 成本高 5×，需按應用選擇。
🔗 JVST A
3D Printed Silicon Carbide Shower Head for Uniform Gas Delivery
Binder-jetting SiC 3D 列印可實現複雜內部氣流通道，流量均勻度 CV <1%，較傳統鑽孔 shower head 提升 3×。
🔗 Addit. Manuf.
Edge Ring Replacement Strategy Impact on Wafer Yield: Data-Driven Model
基於 FDC (Fault Detection Classification) + gradient boosting 模型預測 edge ring 最佳更換週期，yield 提升 0.3% (對應數千萬 USD/年)。
🔗 IEEE T. Semi. Mfg.
Quartz Liner Erosion in High-Power CCP: Lifetime Model and Vendor Comparison
比較合成石英 (Shin-Etsu) 與熔融石英 (TOSOH) liner 於 5 kW 電漿下的蝕刻率；前者因低金屬雜質 (<1 ppm) 粒子產生率減半。
🔗 Vacuum
Plasma Screen (Gas Baffle) Design for Particle Reduction in ICP Etch
CFD 模擬結合 3D 列印快速試製，優化 plasma screen 孔徑與角度以消除 stagnation zones，>0.1μm 粒子減少 70%。
🔗 JJAP
💡 EUV 微影 & 光罩
ASML NXE:3600D EUV Scanner First Light and Production Ramp
首批 NXE:3600D 量產數據：吞吐 160 WPH、overlay <1.1nm、CD uniformity <0.6nm，為 3nm 量產主力機台。
🔗 SPIE
Stochastic Effects in EUV Resists: LER/LWR Control Mechanisms
EUV photon shot noise 主導 sub-20nm pitch 的 LER / LWR，提出 hybrid chemically-amplified + metal-oxide resist 方案。
🔗 JM3
Multilayer Mo/Si EUV Mask Blank Defect Inspection at 13.5 nm
Actinic mask inspection 系統 (Lasertec ACTIS A150/A300) 配合 KLA 軟體，可檢測 <20nm embedded defects 達 95% capture。
🔗 SPIE Photomask
Metal-Oxide Photoresists (SnOx) for High-NA EUV
Sn 基 metal-oxide resist (Inpria YA 系列) 吸收係數較 CAR 高 3×，單曝光即可達到 sub-22nm pitch；首批於 ASML EXE:5200 驗證。
🔗 SPIE
Pellicle Thermal Load at High-NA EUV (0.55) Scanner Operation
High-NA EUV 光強較 NXE 提升 4×，pellicle 溫度可達 800°C；CNT (carbon nanotube) pellicle 展現最佳耐熱/透射率組合。
🔗 SPIE
Hybrid EUV / DSA (Directed Self-Assembly) for Sub-20 nm Pitch Patterning
PS-b-PMMA block copolymer guided by EUV 預圖案，達到 15nm half-pitch，LER <1.5nm，可作為 high-NA EUV 的 cost-reduction 方案。
🔗 JM3
📦 先進封裝 (CoWoS / SoIC / Hybrid Bonding)
TSMC CoWoS-L: Chiplet Integration with Passive RDL Interposer
CoWoS-L 以 LSI (Local Silicon Interconnect) bridge 取代大片矽中介層，支援 reticle-size >3× 封裝；NVIDIA Blackwell 採用。
🔗 ECTC
Hybrid Bonding for 3D-IC: Cu-Cu Sub-10 μm Pitch
Sony CMOS image sensor 率先量產 1μm pitch Cu-Cu hybrid bonding；TSMC 將其擴展至 SoIC 邏輯晶片堆疊，連線密度提升 10×。
🔗 IEDM
TSMC SoIC (System-on-Integrated-Chips) at Sub-1 μm Pitch Hybrid Bonding
SoIC-X 技術達成 0.9μm bond pitch，對應 connection density >10⁶/mm²，為 AMD 3D V-Cache 等高頻寬 cache 堆疊之基礎。
🔗 VLSI
Samsung X-Cube 3D SRAM Stacking with TSV and μBump
Samsung X-Cube 以 through-silicon via (TSV) 垂直堆疊 logic + SRAM，HBM 頻寬同時並行存取；4nm + 7nm 混合堆疊展示。
🔗 ISSCC
Intel Foveros Direct: 10 μm Pitch Cu Hybrid Bonding
Foveros Direct 採用 face-to-face direct Cu-Cu bond，pitch 10μm 對應 connection density >10⁴/mm²，用於 Meteor Lake compute / GPU tile 整合。
🔗 ECTC
Panel-Level Fan-Out Packaging for AI Accelerators
從 300mm wafer 轉換到 600×600 mm panel fan-out，封裝面積提升 4×，每片成本降低 30%；對 AI 加速器成本結構重大衝擊。
🔗 ECTC
💾 HBM / Memory 擴充研究
HBM3E Thermal Management with Liquid-Assisted Cooling
9.6 Gbps HBM3E 堆疊熱密度超過 300 W/cm²，引入 microchannel liquid cooling 整合於 base die，降低 Tj >15°C。
🔗 ISSCC
HBM4 Base Die with Custom PHY for AI Accelerators
HBM4 導入 logic-process base die (TSMC N5)，per-pin 11Gbps，2048-bit I/O 介面配合客戶 ASIC 量身設計。
🔗 VLSI
MRDIMM and CXL Memory: Bandwidth / Latency Trade-offs
MRDIMM 12800 MT/s vs CXL 3.0 memory pool：前者低延遲 (80ns)、後者大容量 (TB 級)；LLM inference 工作負載下的 TCO 分析。
🔗 IEEE T. Comput.
Processing-in-Memory (PIM) in HBM3: Commercial Feasibility Study
AiM (Accelerator-in-Memory) HBM3 於 DRAM bank 內整合 MAC 單元，LLM prefill 階段能效提升 4.8×，已送樣 Meta / Google。
🔗 ISSCC
⚡ 接地 / RF / 電漿均勻度
RF Grounding Path Impedance Impact on Plasma Uniformity
RF return path 阻抗失配導致邊緣 sheath voltage 波動 15%，影響 300mm wafer 邊緣 CD；建議 ground strap 總電感 <50 nH。
🔗 JVST A
Conductive Al₂O₃ Composite for RF Return Path in Etcher
Al₂O₃ + TiC 複合陶瓷 (電阻率 10⁻³ Ω·cm) 作為 ESC 邊緣 ring，兼具高介電強度與 RF 返迴路徑，減少電漿 arc 機率。
🔗 J. Eur. Ceram. Soc.
Tunable VHF Coil Design for Uniform Plasma Density at 300 mm
VHF (60 MHz) ICP coil 採多段饋入相位調整，電漿密度均勻度從 ±8% 改善至 ±2%，直接提升 N5 量產 on-wafer CD 均勻度。
🔗 PSST
Anodized Aluminum Chamber Wall: Breakdown Voltage and RF Loss Characterization
陽極氧化鋁 (thickness 50–150μm, sealed) 壁材於 13.56 MHz 下介電損耗 tan δ <0.005，耐壓 >2 kV，已廣泛用於 TEL 所有 etch/CVD 腔體。
🔗 JJAP
📊 統計 Summary
本頁（近十年論文）已收錄 100+ 篇半導體相關研究論文，涵蓋製程節點、電漿蝕刻、塗層材料、ESC、消耗件、EUV 微影、先進封裝、HBM 記憶體、接地 RF 工程等主題。點擊各論文下方連結可直達期刊/會議主頁或 IEEE Xplore / SPIE 進行全文檢索。
重要會議 Conferences
半導體領域頂級國際會議介紹、舉辦資訊及近期重點結論
IEDM
IEEE International Electron Devices Meeting
時間每年 12 月
地點San Francisco, CA, USA
主辦IEEE Electron Devices Society
官網ieee-iedm.org
特色全球最頂級電子元件會議，業界/學界最新製程技術首發
IEDM 2025 重點結論
- TSMC A16 Super Power Rail + GAA 完整技術揭露
- Intel 14A 測試晶片 SRAM yield，Microsoft/Apollo 首批客戶
- imec/TSMC 首批 CFET 功能元件，Vt 差 <30 mV
- Samsung SF2P 採用 forksheet 過渡架構
- SK Hynix HBM4E 概念：20-high stacking 研究
🔬 關鍵技術 & 投稿建議 Key Technologies
- 元件架構類：FinFET → GAA Nanosheet → Forksheet → CFET 演進論文是主軸
- BSPDN 整合：backside contact、wafer bonding、重分佈層 (RDL) 製程
- Short papers 熱門領域：2D channel、鐵電 HZO、MRAM/RRAM/FeRAM
- Memory track：HBM TSV density、3D NAND >500 層 HAR etch
- Simulation track：TCAD + ML 結合、DTCO 設計技術協同
- 投稿撇步：早期 tech disclosure 勝於完整資料；graphs 需 fab-ready data
📚 論文檢索：IEEE Xplore IEDM Proceedings
VLSI Symposium
Symposium on VLSI Technology and Circuits
時間每年 6 月
地點京都 (Tech) / 夏威夷 (合併)
主辦IEEE / Japan Society of Applied Physics
官網vlsisymposium.org
特色Technology + Circuits 雙軌並行，互動討論性強
VLSI 2025 重點結論
- IBM Forksheet 架構：取代 Nanosheet 的過渡方案
- TSMC N2 SRAM bitcell 0.0175μm²，密度再提升 20%
- Rapidus 2nm R&D wafer 首批展示 (IBM 技術授權)
- 3D DRAM 16 層 stacking 研究突破
- In-memory compute (SRAM/RRAM) AI 推論 TOPS/W 創新高
🔬 關鍵技術 Key Technologies
- Technology 軌：元件物理、新材料、記憶體 cell scaling、TCAD 模擬
- Circuits 軌：SRAM bitcell、DLL/PLL、ADC/DAC、power management IC
- 短論文優勢：4 頁限制，強調單一創新點而非完整 process
- 熱門主題：Logic-Memory 3D integration、CIM (Compute-in-Memory)
- Circuits 重點：AI SoC、HBM controller、6G RF frontend
- 年輕學者友善：學生墊費優惠、poster session 與 industry contact 機會多
📚 論文檢索：IEEE Xplore VLSI Symposium
SPIE Advanced Lithography + Patterning
SPIE Advanced Lithography and Patterning Conference
時間每年 2–3 月
地點San Jose, CA, USA
主辦SPIE (Int'l Society for Optics and Photonics)
官網spie.org/advanced-lithography
特色微影技術最重要年會，EUV/光罩/光阻/OPC 全覆蓋
SPIE 2026 重點結論
- High-NA EUV 量產實績：Intel 18A、TSMC A16 首批良率數據
- ASML EXE:5200 (第二代 High-NA) 出貨超過 20 台
- Metal-oxide resist 量產驗證，LWR <2nm 達成
- Dry development 進入試產 (Lam Research Dextro)
- EUV pellicle 透過率突破 92%，大幅提升 throughput
🔬 關鍵技術 Key Technologies
- EUV 光學：NA 0.33 (Low-NA) 與 0.55 (High-NA)、anamorphic 光學、pellicle 物理
- 光阻化學：CAR (Chemically Amplified Resist) vs Metal-Oxide Resist (MOR)
- Stochastic 缺陷：photon shot noise、missing contact、bridge defect 模型
- OPC/SMO：Sub-Resolution Assist Feature (SRAF)、inverse lithography
- Mask 架構：Mo/Si multilayer、absorber materials (TaN → Ni/Pt)
- Dry Resist：ASM-Lam dry deposition + development，提升 LWR/敏感度
📚 論文檢索：SPIE Digital Library
Hot Chips
Hot Chips: A Symposium on High-Performance Chips
Hot Chips 2025 重點結論
- NVIDIA Blackwell Ultra (B300) 規格揭露，CoWoS-L 2× reticle
- Apple M5/M5 Pro 首次揭露，TSMC N2 製程
- AMD MI350 AI GPU：CDNA 4 架構，256GB HBM3E
- Tesla Dojo v2 架構，新 D2 晶片自研整合
- Google TPU v6 Trillium：4× 能效、HBM3E 整合
🔬 關鍵技術 Key Technologies
- GPU 微架構：tensor core、FP4/FP6/FP8 量化、SM 調度策略
- Chiplet 整合：die-to-die bus (UCIe)、multi-die cache coherence
- AI 加速器：systolic array vs dataflow、weight sparsity、稀疏推論
- 網路晶片：NVLink、ICI、CXL 3.0、PCIe 6.0 演進
- 自研 CPU：Apple / Google / Amazon Arm-based custom silicon 解析
- 發表特色：Keynote + 工程師深入講解，Q&A 尖銳但有料
📚 論文檢索：Hot Chips Program (按年份切換)
ECTC
IEEE Electronic Components and Technology Conference
ECTC 2025 重點結論
- TSMC CoWoS-L 產能擴至 80K wafer/month，HBM4 整合驗證
- Intel Foveros Direct 3.0：hybrid bonding pitch 1μm 突破
- Glass substrate (Absolics) 首批 AI 客戶量產試用
- AMD X3D cache 整合進入 MI 系列 AI 加速器
- ASE VIPack 扇出封裝平台正式量產
🔬 關鍵技術 Key Technologies
- 2.5D 封裝：CoWoS-S/R/L 差異、Interposer size 演進 (1×→4× reticle)
- 3D 封裝：Foveros / SoIC-X / X-Cube / Copper-Copper bonding 物理
- Hybrid Bonding：plasma activation、CMP 均勻度、post-bond 退火
- 基板技術：ABF substrate、Glass substrate、embedded trace 技術
- TSV 物理：via-last vs via-middle、stress 管理、via 密度 scaling
- 可靠度測試：thermal cycling、EM/SM、drop test、moisture reliability
📚 論文檢索：IEEE Xplore ECTC
Semicon West / Taiwan / Japan
SEMI 半導體設備材料年度展覽系列
時間West: 10月 · Taiwan: 9月 · Japan: 12月
地點Phoenix AZ · Taipei Nangang · Tokyo Big Sight
主辦SEMI (Equipment and Materials International)
官網semi.org/events
特色設備/材料供應商展覽，產業鏈完整
Semicon 2025 重點焦點
- ASML High-NA EUV 展示廳擴大，顯示需求提升
- Lam/AMAT 發表 A16/2nm 等新世代蝕刻設備
- Semicon Taiwan 先進封裝/Chiplet 論壇爆滿
- CHIPS Act II (拜登第二任期/川普時代) 政策走向討論
- 中國 SMEE 首款 DUV 展出 (28nm 目標)
🔬 關鍵議題 Key Topics
- 設備發表：ASML 微影、Lam 蝕刻、AMAT 沉積、KLA 檢測、TEL 清洗
- 材料供應：Shin-Etsu/Entegris 光阻、JSR metal oxide、Y₂O₃ coating
- 政策論壇：CHIPS Act、EU Chips Act、日本經產省、Made in China 2025
- 人才論壇：半導體人才缺口、大學產學合作、技術移民政策
- Taiwan 優勢：先進封裝、測試、ABF 基板、Shin-Etsu 台灣廠
- 應參觀區：Market Tech Hub、AI Design Forum、Advanced Packaging Pavilion
📚 活動行事曆：SEMI Events Calendar
ISSCC
IEEE International Solid-State Circuits Conference
時間每年 2 月
地點San Francisco, CA (Marriott Marquis)
主辦IEEE Solid-State Circuits Society
官網isscc.org
特色全球最頂級固態電路會議，HBM/DRAM/CPU/GPU 首發
ISSCC 2026 重點結論
- Samsung HBM4：16-high stack + Cu-Cu hybrid bonding，2 TB/s 頻寬
- SK Hynix HBM4E：20-high / 64GB stack 研究原型
- NVIDIA Rubin GPU：TSMC N3P + HBM4 + CoWoS-L 4× reticle
- IBM Telum II：Samsung SF5A，on-chip AI accelerator
- TSMC 16Mb SOT-MRAM：取代 L3 cache 可行性
🔬 關鍵技術 Key Technologies
- HBM/DRAM 電路：TSV 訊號完整性、片上 RAS、溫控 sensor 整合
- SRAM 設計：bitcell pattern、多埠 SRAM、低壓穩定 (0.5V)
- AI 加速器：tensor engine、稀疏矩陣乘法、compute-in-memory
- 高速 I/O：PAM4、PCIe 6.0/7.0、HBM controller PHY
- Memory Technology：MRAM、FeRAM、RRAM 測試晶片 (2026 重點)
- 精彩論壇：Intel/Apple/IBM 開場 keynote 具業界風向指標
📚 論文檢索：IEEE Xplore ISSCC
OFC
Optical Fiber Communication Conference (矽光子 / CPO 主要會場)
時間每年 3 月
地點San Diego / San Francisco, CA
主辦Optica / IEEE / SPIE
官網ofcconference.org
特色矽光子、CPO、AI cluster 光互連
OFC 2026 重點結論
- NVIDIA Quantum-2 CPO 商用：1.6 Tbps/port，功耗 -50%
- TSMC COUPE 矽光子平台正式接單，2027 年量產
- Broadcom Tomahawk 6 + CPO 方案整合
- Lightmatter Passage 光學 interconnect 驗證
🔬 關鍵技術 Key Technologies
- 矽光子整合：Silicon Photonics (SiPh)、III-V on Si、InP MZI modulator
- CPO 架構：co-packaged vs pluggable、外部光源 ELS、WDM 8/16 通道
- 調變格式：PAM4 / PAM8 / QAM16、相位鎖定環 (PLL) 設計
- 光學封裝：fiber array unit (FAU)、photonic wire bonding、TSV-based I/O
- 熱管理：laser wavelength 穩定、TEC 溫控、封裝熱擴散
- AI fabric：Rail-Optimized topology、fat-tree vs dragonfly 拓撲
2026–2027 即將舉辦會議 Upcoming Conferences
| 會議 | 日期 | 地點 | 預期重點 | 連結 |
|---|---|---|---|---|
| VLSI 2026 | 2026 年 6 月 15–20 日 | Kyoto, Japan | TSMC A16 完整論文、Rapidus 2nm 進度、CFET 最新研究 | vlsisymposium.org |
| ECTC 2026 | 2026 年 5 月 26–29 日 | Orlando, FL | HBM4 封裝、Glass substrate、Hybrid bonding 大量實績 | ectc.net |
| Hot Chips 2026 | 2026 年 8 月 24–26 日 | Stanford, CA | NVIDIA Rubin、AMD MI400、Apple M5、Tesla Dojo 2 | hotchips.org |
| Semicon Taiwan 2026 | 2026 年 9 月 15–17 日 | Taipei, Taiwan | 台灣設備材料展，CoWoS 擴產，CHIPS Act II 討論 | semicontaiwan.org |
| IEDM 2026 | 2026 年 12 月 5–10 日 | San Francisco, CA | TSMC A14 技術揭露、Samsung SF1.4、Intel 14A 量產準備 | ieee-iedm.org |
| ISSCC 2027 | 2027 年 2 月 14–18 日 | San Francisco, CA | HBM4E 商用、矽光子 IC、量子控制晶片 | isscc.org |
| SPIE AL 2027 | 2027 年 2 月 21–25 日 | San Jose, CA | High-NA EUV 第三代、EUV dry resist 量產 | spie.org |
| OFC 2027 | 2027 年 3 月 | San Diego, CA | CPO 大規模導入、矽光子 AI fabric、3.2 Tbps/port | ofcconference.org |
| VLSI 2027 | 2027 年 6 月 | Kyoto, Japan | TSMC A14 HVM 準備、CFET 接近量產 | vlsisymposium.org |
| IEDM 2027 | 2027 年 12 月 | San Francisco, CA | CFET 量產路線圖、2D material device 進展 | ieee-iedm.org |
材料分析 Materials
腔體材料四大分類：Y 系列塗層 · 接地導電 · 抗電漿 · 消耗性部件 (點擊切換)
互動式使用說明 Interactive Guide
點擊下方分類標籤切換類別；每張材料卡可點擊「展開 ▼」查看完整規格、供應商、應用場景；再次點擊收合。
🟡a. Y 系列塗層
⚡b. 接地 / 導電
🔷c. 抗電漿陶瓷
🔩d. 消耗性部件
Y-Coating 背景 Background
稀土 (Y、Er、Gd) 氧化/氟化物塗層主要用於抗電漿侵蝕零件 — focus ring、liner、shower head 表層。Y₂O₃ 最普及，但在 F-rich 電漿下易形成 YF₃ 體積膨脹；YOF 為改良中間相；YF₃ 對純氟電漿最穩定。
Y₂O₃
Yttrium Oxide · 氧化釔
熔點
2430 °C
密度
5.01 g/cm³
熱導率
~13 W/m·K
製程
APS / Thermal Spray / 燒結
最廣泛的抗電漿塗層，Cl₂ 電漿下表現優異 · F 電漿下轉相問題 展開 ▼
YOF / YOxFy
Yttrium Oxyfluoride · 氧氟化釔
結構
Y₂O₃→YOF→YF₃ 中間相
F:O 比
可調 (工程化)
製程
Thermal spray / ALD
侵蝕率
低 Y₂O₃ 3–5×
F 基電漿下性能遠優於 Y₂O₃，為先進 logic/DRAM 蝕刻首選 展開 ▼
- CF₄、C₄F₈、NF₃ 製程下長效穩定，顆粒生成大幅減少
- 透過控制 F/O 比例優化特定製程，phase stability 為製造挑戰
- ALD-deposited YOF 薄膜為近年重點研究 — 均勻性、3D 零件覆蓋佳
- 應用：進階 logic/DRAM 蝕刻、HAR etch、3D NAND chamber 延命關鍵
YF₃
Yttrium Fluoride · 氟化釔
熔點
1155 °C
密度
4.01 g/cm³
結構
Orthorhombic
F 穩定性
極高 (fully fluorinated)
完全氟化狀態，NF₃ remote plasma clean 環境最佳 展開 ▼
Y₃Al₅O₁₂ (YAG)
Yttrium Aluminum Garnet · 釔鋁石榴石
熔點
1970 °C
硬度
Mohs 8.5
熱導率
~10 W/m·K
結構
Cubic garnet
立方晶系，機械強度高於 Y₂O₃，高功率電漿首選 展開 ▼
- 在 Cl₂ 電漿下侵蝕率低於 Y₂O₃，F 電漿下相近或略優
- 燒結純度可達 99.99%，顆粒污染少
- 應用：Shower head 本體、Liner、High-power plasma chamber ceramic ring
Er₂O₃
Erbium Oxide · 氧化鉺
熔點
2418 °C
密度
8.64 g/cm³
侵蝕率 vs Y₂O₃
CF₄: 低 1.5–2×
狀態
2024 起量產試用
鉺的 4f 電子殼層與 Y 類似，抗電漿特性略優 展開 ▼
- 密度較 Y₂O₃ 高 70%，薄層即提供良好保護
- Suzhou Ce-Ra、Shin-Etsu 推出 Er₂O₃ coating 試用中，用於 2nm etch 製程
- 成本為 Y₂O₃ 的 3–5 倍，目前僅高階製程使用
- 研究焦點：Er-Y 複合塗層、Er-F-O 三元相
GdOF / Gd₂O₃
Gadolinium Oxyfluoride · 氧氟化釓
熔點
2420 °C
F 穩定性
高於 Y₂O₃
狀態
學術論文多，產線少
供應商
KAIST / 清華合作研發
Gd 氧氟化物兼具 Y₂O₃ 高熔點與 YF₃ 氟穩定性 展開 ▼
- Surf. Coat. Tech. 2021 論文揭示 GdOF 在 CF₄/O₂ 電漿下最佳穩定性
- 可能為下世代 2nm/A16 製程腔體塗層候選材料
- 挑戰：原料成本高 (Gd 供應集中於中國)、大面積均勻塗佈
📚 Y-Coating 相關論文 · 應用 · 快速資源
Plasma Resistant Yttria Coatings: Fundamentals and Applications Review
綜述 Y₂O₃ APS 塗層 (Atmospheric Plasma Spray) 微觀結構、孔隙率、殘餘應力對抗電漿性能的影響，包含 CF₄/O₂、Cl₂、NF₃ 三大電漿化學的侵蝕機制分析與工業應用經驗。
🔗 J. American Ceramic Society
Fluorination-Induced Crack Propagation in Y₂O₃ Coatings Under CF₄ Plasma
首次以 in-situ XRD 追蹤 Y₂O₃ → YF₃ 相變動力學，揭示體積膨脹 ~21% 導致的應力集中位置與微裂起源，提出預氟化處理 (pre-fluorination) 降低裂紋密度 60%。
🔗 Surface & Coatings Technology
ALD-Deposited Yttrium Oxyfluoride: Conformality on 3D Chamber Parts
以 Y(thd)₃ + H₂O + HF 三步驟 ALD 製程，在 HAR (>40:1) 複雜結構上沉積 <50nm 均勻 YOF 薄膜，step coverage >95%，成為 3D NAND chamber、edge ring 塗層新選擇。
🔗 JVST A
Erbium Oxide as Next-Generation Plasma Resistant Coating
Er₂O₃ 在 CF₄/O₂ 高密度電漿下侵蝕速率較 Y₂O₃ 低 40%，XPS 分析顯示 ErOₓFᵧ 界面層更緻密。成本 3–5× Y₂O₃ 但壽命延長 2–3 倍，適合高階製程 ROI 分析。
🔗 Applied Surface Science
🚀 Y-Coating 實務應用場景
- Lam Kiyo / Flex / Syndion：Focus ring、Liner 使用 APS Y₂O₃；Lam Product Portfolio
- AMAT Sym3 / Centura Selectra：YOF 塗層在 F-etch 製程延長 PM；AMAT Semiconductor
- 供應商廠商資訊：Shin-Etsu · Kyocera FC · Applied Thin Films · Ferrotec
- 重塗佈 (Refurbishment)：Cold spray 與 APS 二次塗佈服務 — CoorsTek、Morgan AM、台灣漢民
- 檢測方法：SEM/EDX 評估顆粒脫落、XPS 觀察 YF₃/YOF 相變、AFM 量表面粗糙度
接地與導電材料 Background
電漿腔體的 RF 接地路徑品質直接影響電漿穩定性與均勻性。不良接地會造成 arcing、plasma non-uniformity、以及 RF 電壓駐波。本類涵蓋腔體本體導電材質、接地彈片 (bond strap)、導電陶瓷等。
Anodized Al
Hard Anodize · 硬質陽極氧化鋁
基底
6061-T6 Al alloy
陽極層
Al₂O₃ 30–80μm
介電強度
>500V
導電性
Al 本體: 3.8×10⁷ S/m
蝕刻腔體最常見主材，硬陽極提供耐蝕與絕緣表層 展開 ▼
- Al 本體具優良 RF 導電與接地能力；陽極氧化層保護 Al 不受電漿侵蝕
- F 電漿下仍會緩慢消耗，需搭配 Y₂O₃/YOF 塗層延命
- 低磁性、高熱導率 (~170 W/m·K)，有助均溫
- 供應商：H.C. Starck · Alcoa · 台灣 UMC supply
Ni / Ni-Cr 塗層
Nickel Plating · 鎳電鍍
電阻率
6.9×10⁻⁸ Ω·m
厚度
10–50μm
磁性
鐵磁 (可能干擾)
應用
螺絲、接地點
用於 RF 接地點電鍍，降低接觸阻抗 展開 ▼
- 鎳鉻合金 (Ni-Cr) 提供抗腐蝕與低阻抗接觸
- 電漿下磁性可能造成不均勻，高階機台改用非磁性替代 (Electroless Ni-P)
- 螺絲/接地片專用，腔壁本體不使用
Cu Bus Bar
Oxygen-Free Copper · 無氧銅匯流排
等級
OFHC C10100
電阻率
1.68×10⁻⁸ Ω·m
應用
RF Matching box · generator 連接
表面處理
鍍 Ag 降接觸阻抗
RF 匹配網路與 generator 間的 high-current 低損耗連接 展開 ▼
- 無氧銅避免氫脆與氧化導致電阻率上升
- 表面鍍銀 (Ag) 可將接觸電阻降至 μΩ 等級，對 MHz 頻段損耗至關重要
- Lam Research、Applied Materials 均使用銅板狀 bus bar + 緊固壓接
Bond Strap
Cu/Ni Grounding Strap · 接地彈片
材質
Cu 或 Cu-Be + Ni 鍍層
彈性
可承受上千次動作
電阻
<10 mΩ 跨連接
壽命
1–3 年 PM 更換
ESC lift pin、腔門等可動部位的 RF 接地元件 展開 ▼
- 電漿 on/off 循環下彈性金屬疲勞為主要失效
- 失效徵兆：wafer edge plasma 非對稱、電漿閃爍、製程偏移
- 供應商：Morgan Advanced Materials · 台灣協易機械
Conductive SiC
N-doped SiC · 導電碳化矽
電阻率
0.01–1 Ω·cm
製程
CVD SiC + N-doping
應用
Edge ring · Electrode plate
供應商
CoorsTek · Rohm-Ferrotec
兼具 SiC 抗電漿與導電性，取代高純 Si edge ring 展開 ▼
- 添加氮作為施主，讓 SiC 具半導體級導電性，可用作 RF 電極
- 較 doped-Si edge ring 更耐熱、顆粒更少
- Lam Kiyo、AMAT Sym3 新版本 edge ring 採用
Graphite
Isostatic Graphite · 等靜壓石墨
電阻率
~1×10⁻⁵ Ω·m
純度
灰分 <5 ppm
熱穩定性
>3000°C 真空
應用
磊晶 susceptor · 高溫電極
高溫/高真空導電結構件，SiC/GaN 磊晶主要基座 展開 ▼
- SiC 塗層石墨為 GaN MOCVD、SiC 磊晶的標準 susceptor
- O₂ 或水蒸氣環境下易氧化，需保護層
- 供應商：Toyo Tanso、Mersen、Tokai Carbon
📚 RF 接地 · 導電零件 相關論文 · 原理
RF Grounding and Impedance Matching in Capacitively Coupled Plasma Reactors
系統性分析 CCP 腔體 RF 接地路徑阻抗對電漿均勻性的影響，展示 ground strap 材質/長度對 13.56MHz/60MHz 多頻段 impedance 的影響，提出接地設計指南以降低 arcing 機率。
🔗 JVST A
Magnetic Contamination from Ni-Plated Parts in High-Density Plasma Tools
量化 Ni 鍍層在高密度電漿下的鐵磁性干擾，造成 ion distribution 不均勻；提出 Electroless Ni-P 作為非磁性替代，含 P >10% 重量百分比即為非晶相非磁性，適合先進節點。
🔗 J. Electrochem. Soc.
Conductive Silicon Carbide Edge Ring: Replacement for Doped Silicon
N-doped SiC edge ring 電阻率控制於 0.1–1 Ω·cm，取代消耗快的高純 Si ring，使用壽命延長 2.5 倍，顆粒減少 60%。已導入 Lam Kiyo 高階 etch 機台。
🔗 ECS Transactions
Oxygen-Free Copper RF Bus Bar Design for Multi-MHz Power Delivery
多頻 RF (2/27/60 MHz) 功率傳遞的匯流設計原則：集膚效應、阻抗匹配、電感最小化；銀鍍 OFHC Cu 與 pressure contact 設計，將 10 kW 功率下損耗控制在 <2%。
🔗 IEEE Trans. Plasma Science
🚀 接地 / 導電實務應用場景
- RF Match 箱：Generator 產生 RF → Matching network (L, C tuner) → 腔體。銅匯流與接地彈片決定能量傳遞效率
- 腔體接地路徑：腔壁 → bond strap → ground plane → chassis → earth ground
- Arcing 診斷：使用 arc detector 監控電壓尖峰；常見原因：bond strap 斷裂、螺絲鬆動、腔壁絕緣層厚度不足
- 導電彈片供應：Morgan Advanced Materials · Technetics Group
- Cu 匯流供應：Luvata、Wieland-Werke、台灣台銘
- 非磁性要求：所有 chamber 金屬件含 Ni/Fe 需 <1% 或使用 Electroless Ni-P / Cr-Ni-Mo 非磁性合金
抗電漿陶瓷材料 Background
除 Y-coating 外，其他陶瓷/石英/藍寶石等亦廣泛用於腔體結構件以對抗電漿侵蝕。選擇依據：化學穩定性、介電常數、熱導率、成本。高階應用會搭配 Y 系列薄層保護。
Al₂O₃ 陶瓷
Dense Alumina · 高純氧化鋁陶瓷
熔點
2072 °C
純度
99.5–99.9%
介電常數
k ≈ 9
熱導率
~25 W/m·K
ICP dielectric window 主流材料，但 F 電漿下易生 AlF₃ 展開 ▼
- Lam TCP、AMAT DPS 等 ICP 腔體的介電頂蓋 (window) 主材
- F 電漿下易生 AlF₃ (熔點低，sub-micron 顆粒)，需 Y₂O₃ 保護層
- 電漿清潔 (O₂/N₂ plasma) 後不殘留，適合 DUV 製程
- 供應商：Kyocera Ceramic · CoorsTek · Morgan AM
AlN
Aluminum Nitride · 氮化鋁
熔點
2200 °C (分解)
熱導率
170–285 W/m·K
介電常數
k ≈ 8.5
應用
ESC puck · 加熱板
ESC (靜電吸盤) 首選介電體 — 高熱導 + 適中 k 值 展開 ▼
- 兼具陶瓷絕緣與接近金屬的熱導率，是晶圓溫控 ESC 首選
- F 電漿下表面形成 AlF₃，氧化電漿下形成 Al₂O₃/AlON 保護層
- 供應商：Tokuyama · Kyocera · NTK Ceratec
SiC
Silicon Carbide · 高純 CVD 碳化矽
熔點
2730 °C (昇華)
純度
>99.9999% (CVD)
熱導率
120–490 W/m·K
硬度
Mohs 9–9.5
Shower head、Edge ring 主流，F 電漿下易生 SiF₄ 揮發 展開 ▼
- CVD SiC 純度最高，用於 shower head 不帶入金屬污染
- O₂/Cl₂ 電漿下穩定，F 電漿下形成 SiF₄ (揮發)，侵蝕較快
- 3C/4H/6H-SiC 晶型，CVD 通常為 3C-SiC
- 供應商：CoorsTek、Rohm-Ferrotec、Morgan AM
SiO₂ Quartz
Fused Silica · 熔融石英
純度
>99.99%
熱膨脹
0.55×10⁻⁶/K (極低)
介電常數
k ≈ 3.8
應用
Bell jar · Viewport · Liner
ICP bell jar、Cl 電漿 chamber liner、Viewport 常用 展開 ▼
- CF₄ 電漿下侵蝕速度比 Al₂O₃ 快，但高純 — 無金屬污染
- 大尺寸加工成熟、成本低，常用於 legacy ICP 腔體
- 供應商：Heraeus、Shin-Etsu Quartz、GE Momentive
Sapphire
單晶 Al₂O₃ · 藍寶石
熔點
2040 °C
硬度
Mohs 9
透光範圍
150–5500 nm
應用
光學窗口 · UV/可見光
光學量測窗口 (OES, interferometer) 主要材料 展開 ▼
- Kyropoulos 或 EFG 長晶，可達 200mm 直徑
- 機械強度 > 多晶 Al₂O₃，不易破裂
- F/Cl 電漿下耐蝕性介於多晶 Al₂O₃ 與 SiC 之間
Si (single-x)
High-Purity Silicon · 高純單晶矽
純度
11N (99.999999999%)
晶向
<100> FZ-grown
電阻率
intrinsic 或 p/n-doped
應用
Edge ring · Upper electrode
最大優點：與 Si 晶圓同材質，F 電漿下揮發為 SiF₄ 不殘留 展開 ▼
- 介電蝕刻 (dielectric etch) 腔體 edge ring、upper electrode 首選
- 消耗速度快，為主要耗材 (PM 週期 1–2 個月)
- 供應商：Siltronic · SUMCO · GlobalWafers
📚 抗電漿陶瓷 相關論文 · 原理
Plasma Etch Rates of Ceramic Materials: Systematic Study of Al₂O₃, AlN, SiC, Y₂O₃
系統比較常見陶瓷材料在 CF₄/Ar、Cl₂/BCl₃、O₂/Ar 電漿下的侵蝕速率及表面形態變化，提供選材指南：F 電漿 Y₂O₃ 最佳，Cl 電漿 AlN/SiC 較穩，O 電漿 Al₂O₃ 為佳。
🔗 JVST A
AlN Ceramic for Electrostatic Chuck: Thermal Conductivity Engineering
添加 Y₂O₃-CaO 燒結助劑，使 AlN 陶瓷熱導率提升至 230 W/m·K，同時控制介電常數 8.5。針對 ESC 晶圓均溫 ±0.1°C 的高階應用驗證，為 2nm 蝕刻製程首選基板。
🔗 J. Eur. Ceram. Soc.
Dielectric Window Materials for ICP Etching: Alumina vs Y₂O₃-Coated Alumina
比較純 Al₂O₃ 與表層塗覆 Y₂O₃ 的 ICP dielectric window，後者侵蝕速率降低 6×，AlF₃ 顆粒生成減少 >90%，適用於先進 F-rich 製程；RF 耦合效率下降 <2% 可忽略。
🔗 Plasma Processes & Polymers
Fused Silica Bell Jar Design for High-Power ICP Plasma
石英 bell jar 在 Cl₂/BCl₃ 電漿下的熱應力分佈模擬與實驗驗證；透過雙壁結構與水冷設計，可承受 5 kW RF 功率；為 Legacy ICP etch tool 的低成本選項。
🔗 J. Vac. Sci. Tech.
🚀 抗電漿陶瓷應用選型指南
消耗性部件 Background
電漿腔體內會直接接觸電漿/化學品而定期更換的零件。消耗件成本佔晶圓廠 CoO (Cost of Ownership) 10–20%，更換週期與良率直接相關。單價從數千美元 (O-ring) 到數十萬美元 (ESC puck) 不等。
Focus Ring
聚焦環 · FR
材質
Si / SiC / Quartz
位置
圍繞 wafer edge
功能
擴展 sheath · 均勻 etch
單價
$2,000–$8,000
影響 wafer edge 3mm 內的 critical dimension (CD) 均勻性 展開 ▼
- 消耗後高度下降 → sheath 形狀改變 → edge CD 偏移
- 2020 年後 Lam 推出可動 FR (adjustable Z-position) 延命
- Si FR 用於介電蝕刻；SiC 用於導體蝕刻；Quartz 用於 DUV legacy
- 供應商：Siltronic · SUMCO · CoorsTek · 台灣漢民
Edge Ring
邊環 · ER (Outer Ring)
材質
Quartz / Al₂O₃ / SiC
功能
保護 ESC 外緣 · 屏蔽
尺寸
OD ~ 350mm
單價
$3,000–$12,000
位於 focus ring 外側，隔離 wafer 區域與 chamber 邊緣 展開 ▼
- 壽命較 focus ring 長，但仍需定期檢查厚度
- 在 HAR etch (3D NAND) 消耗較快
- 供應商與 Focus Ring 類似，且常一組更換
Shower Head
氣體分佈板 · Gas Distribution
材質
SiC / Al (陽極化) / SiN
孔徑
0.3–1.0mm · 1000+ 孔
功能
均勻氣體分佈 · 上電極
單價
$15,000–$80,000
腔體頂部多孔板，兼任 RF 上電極角色 展開 ▼
- CVD SiC 型 shower head 為高階介電蝕刻首選
- 孔徑設計影響電漿密度分佈，是機台廠設計核心
- 清潔週期過後需送原廠重新鍍膜 (Refurb)
- 供應商：CoorsTek · Morgan AM · Rohm-Ferrotec
ESC Puck
靜電吸盤 · Electrostatic Chuck
介電體
AlN / Al₂O₃ (coulombic/JR)
電壓
±500–2000 V
溫控
多區 He backside cooling
單價
$100,000–$500,000
腔體中最貴消耗件；固定晶圓並提供精密溫控 展開 ▼
- Coulombic 型 (Al₂O₃) 與 Johnson-Rahbek 型 (AlN) 兩大主流
- 先進機台使用 100+ 區溫控，每區 ±0.1°C 精度
- 損壞主因：arcing、He leak、多區加熱元件失效
- 供應商：Shinko · NGK · Kyocera · Toto
Chamber Liner
腔體內襯 · Process Kit
材質
陽極 Al + Y₂O₃/YOF 塗層
功能
保護腔壁 · 反應副產物收集
厚度
3–8 mm
單價
$10,000–$50,000
隔離昂貴腔壁本體，讓侵蝕集中於便宜替換件 展開 ▼
- 可於原廠重新塗佈 Y₂O₃ 並回收使用 (Refurbishment)
- 節省 CoO 的關鍵設計 — 不更換腔體本體
- 供應商：機台原廠 OEM + 第三方 Applied Seals、Entegris
O-Ring
真空密封圈 · Chemraz/Kalrez
材質
Chemraz · Kalrez · FFKM
耐溫
-20 to 325°C
耐化學
全氟彈性體
單價
$20–$500
雖單價低但數量龐大 (腔體內上百個)，漏氣會直接停機 展開 ▼
- Kalrez (Dupont)、Chemraz (Greene Tweed) 為半導體級全氟彈性體
- F 電漿下不能使用一般 Viton (氟橡膠)，會釋放顆粒
- 定期更換避免微滲漏造成製程偏移
Dielectric Window
介電窗 · ICP Top Plate
材質
Al₂O₃ / SiO₂ / Y₂O₃-coated
尺寸
OD 350–500mm
功能
ICP 天線耦合 RF 入腔
單價
$30,000–$150,000
ICP 電漿腔的介電頂蓋，讓 RF 耦合但隔絕電漿 展開 ▼
- Lam TCP、AMAT DPS+ 等 ICP tool 關鍵零件
- 表層 Y₂O₃/YOF 塗層定期重新塗佈 (4–6 個月)
- 厚度變化 >1mm 會影響 RF 耦合效率與 etch rate
Plasma Screen
電漿屏蔽 · 排氣網
材質
陽極 Al 沖孔板
孔隙率
~30%
位置
腔體下方排氣口
單價
$3,000–$10,000
限制電漿進入排氣系統，維持 pump-port 均勻抽氣 展開 ▼
- 失效會導致電漿延伸至渦輪泵，造成泵損害
- 沉積副產物累積後需化學清洗或更換
📚 消耗件原理 · ESC 類型 · 相關論文
🔌 Electrostatic Chuck (ESC) 類型原理比較
Coulombic vs Johnson-Rahbek
| 類型 | 介電體 | 操作電壓 | 吸附力 | 釋放時間 | 特性 / 應用 |
|---|---|---|---|---|---|
| Coulombic 庫倫型 |
Al₂O₃ 高電阻 (>10¹⁴ Ω·cm) | ±500–1000 V | 中 (~30 Torr) | 快 (<1 s) | 電荷儲存於介電層，釋放快無殘留電荷；適用於高頻拆卸、多批次製程 |
| Johnson-Rahbek (JR) 電流驅動型 |
AlN 半絕緣 (10⁸–10¹² Ω·cm) | ±300–500 V | 高 (~50 Torr) | 慢 (5–30 s) | 依賴介電層微電流產生強吸附；低電壓高力，但解吸需 de-chuck 技術 |
| Hybrid / Tri-polar 混合型 |
多層 AlN + Al₂O₃ | 可變 | 可調 | 快 | 高階 2nm 機台使用，依製程 step 切換模式；支援 wafer warping 校正 |
Electrostatic Chuck Technology: From Coulombic to Johnson-Rahbek Type
完整回顧 ESC 物理原理，從 Coulombic (純電容儲荷) 到 Johnson-Rahbek (電阻介電誘導電荷) 的演進；比較兩者在吸附力、釋放時間、wafer warping 校正能力的差異，含數學模型。
🔗 IEEE T. Semiconductor Manufacturing
Multi-Zone Temperature Control in Electrostatic Chucks for Advanced Nodes
N2/A16 製程要求 ESC 提供 100+ 溫區、每區 ±0.1°C 控制。論文揭示多區加熱元件設計、He backside gas 管理，以及 temperature feedback 迴路 <1 秒響應。
🔗 JVST B
Focus Ring Wear Mechanism and Its Impact on Wafer Edge CD Uniformity
Focus ring 消耗造成 plasma sheath 幾何變化，進而影響 wafer edge 3mm 內 CD uniformity (±5nm)。提出 movable Z-axis focus ring 技術 (Lam Kiyo) 實時補償，延長消耗週期 2×。
🔗 J. Applied Physics
FFKM O-Ring Compatibility in Halogen Plasma Environments
比較 Kalrez、Chemraz 系列 FFKM 橡膠在 F/Cl 電漿暴露下的老化；perfluoroelastomer 含氧量 <5 ppm 為 H-cure 型首選，>150°C 下使用壽命 1000+ 小時。
🔗 Polymer Testing
🔌 ESC 運作原理 (庫倫 vs JR 型圖解)
┌─── Coulombic 庫倫型 ───┐ ┌─── Johnson-Rahbek 型 ───┐
│ Wafer ═════════════════ │ │ Wafer ═════════════════ │
│ ↕ 靜電力 │ │ ↕ 靜電力 (強) │
│ Al₂O₃ 高阻介電層 │ │ AlN 半絕緣介電層 │
│ ρ > 10¹⁴ Ω·cm │ │ ρ = 10⁸–10¹² Ω·cm │
│ 純電容吸附，電荷儲存 │ │ 微電流通過，電荷累積於界面 │
│ V = 500–1000V │ │ V = 300–500V (較低) │
│ ┌─────────────────┐ │ │ ┌─────────────────┐ │
│ │ ⊕⊕⊕ 下電極 ⊕⊕⊕ │ │ │ │ ⊕⊕⊕ 下電極 ⊕⊕⊕ │ │
│ └─────────────────┘ │ │ └─────────────────┘ │
└─────────────────────────┘ └──────────────────────────┘
快速釋放 · 無殘留電荷 強吸附 · 需 de-chuck 流程
- 庫倫型：純電容模型，F = ε·E²/2 ∝ V²；Al₂O₃ 最穩定
- JR 型：依賴 wafer–介電體微小洩漏電流 (~ μA)，形成界面雙電層，吸附力 3–5× 庫倫型
- De-chuck：JR 型解吸前先反向施加低電壓中和殘留電荷，避免 wafer sticking
- 失效模式：介電層擊穿、He leak、多區溫度漂移；單片 ESC 單價 10–50 萬美元
🚀 消耗件實務應用資源
- ESC 供應商：Shinko · NGK · Kyocera · TOTO
- Focus Ring 供應商：Siltronic · SUMCO · GlobalWafers · 台灣漢民 (HERMES)
- O-Ring 供應商：Greene Tweed (Chemraz) · DuPont Kalrez
- Shower Head 重塗：原廠 Refurbishment 服務 + CoorsTek、Morgan AM 第三方
- PM 實務：腔體每 1000–3000 RF-hours 安排 wet clean；focus ring 厚度 >3mm 消耗即換
- CoO 優化：先進 fab 消耗件支出佔製造成本 10–20%；SEMI 每年發表 Parts & Consumables market report
元件介電材料 Device Dielectrics
| 材料 | k 值 | 用途 | 整合節點 |
|---|---|---|---|
| SiO₂ | 3.9 | 閘氧化層 (歷史) | ≥90nm |
| HfO₂ (High-k) | ~25 | 閘氧化層替代 | ≤45nm, FinFET/GAA |
| HfSiON | 10–20 | 閘氧化層 (Hf 摻 Si/N) | 32–45nm |
| Al₂O₃ | ~9 | 高 k seed layer, DRAM cap | 多節點 |
| SiOCH (Low-k) | 2.5–3.0 | 金屬層間介電 (ILD) | 65nm–5nm |
| Porous SiOCH (ELK) | 2.0–2.4 | 超低 k ILD | ≤28nm |
| Air Gap (k=1) | 1.0 | 極低 k，金屬間空氣隙 | 5nm, TSMC N5/N3 |
腔體設計比較 Chamber Design
Lam Research、Applied Materials、TEL、Hitachi High-Tech 各公司蝕刻/沉積腔體技術比較
電漿源技術比較
| 技術 | 全名 | 特色 | 代表設備 |
|---|---|---|---|
| ICP | Inductively Coupled Plasma | 高密度電漿 (10¹¹–10¹² cm⁻³)，ion energy 與 density 可獨立控制 | Lam Kiyo, Flex |
| CCP | Capacitively Coupled Plasma | 較低密度，更高 ion energy，適合氧化層蝕刻 | AMAT Sym3, Centris |
| RLSA | Radial Line Slot Antenna (Microwave) | 2.45GHz 微波，極高密度，低電子溫度 Te，低損傷 | TEL Tactras |
| ECR | Electron Cyclotron Resonance | 磁場共振，高密度，低壓操作 | Hitachi ECR systems |
| Remote Plasma | — | 電漿在遠端產生，中性自由基傳輸至腔體，isotropic etch | 多家 NF₃ clean |
Lam Research
LAM
Lam Research Corporation
Fremont, CA | 2024 Rev: ~$14.9B
Kiyo — Conductor Etch
- ICP 電漿源，針對 Si、metal gate、W contact 等導體蝕刻
- Bevel Focus Ring 設計：改善邊緣均勻性，降低 etch tilt
- Multi-zone temperature control ESC：±0.1°C 精度
- Advanced RF matching：2MHz + 27MHz dual frequency
- SmartClean 功能：in-situ chamber clean 縮短 PM 時間
- ALE 模式：Kiyo C 支援 Quasi-ALE 用於 fin trim
Flex — Dielectric Etch
- 針對 SiO₂、low-k、high-k 介電層蝕刻
- Configurable frequency plasma：60MHz / 27MHz / 2MHz 組合
- 高選擇比蝕刻：SiO₂:Si >100:1
- HAR (High Aspect Ratio) 蝕刻能力：用於 DRAM capacitor、3D NAND
Kiyo C — 3D NAND High Aspect Ratio
- 專為 3D NAND channel hole etch 設計 (100:1 以上)
- 高壓操作模式提升方向性，多段蝕刻策略
- Cryogenic ESC 選項：低溫提升 selectivity
Syndion — TSV / Deep Si Etch
- Bosch process (DRIE)：深矽蝕刻，用於 3D IC TSV
- Aspect ratio >20:1，side wall roughness <100nm
Applied Materials (AMAT)
AMAT
Applied Materials, Inc.
Santa Clara, CA | 2024 Rev: ~$26.5B
Sym3 — Conductor Etch (Symmetric Chamber)
- CCP 架構，對稱腔體設計 → 電漿均勻性極佳
- Up/down 雙 RF 電極，獨立控制 ion density 與 ion energy
- 針對 fin trim、gate etch、metal etch (W, Co, Ru)
- Temperature-controlled chamber wall：降低 memory effect
Centura Selectra — Atomic Layer Etching
- 專用 ALE 平台，支援 thermal ALE 與 plasma ALE
- 用於 FinFET fin trim、nanosheet release
- EPC (etch per cycle) 精度 <0.1nm
Centura Sculpta — Directional Sculpting
- 離子束角度蝕刻 (tilted etch)，用於 fin 或 3D feature 修型
- 可實現傳統垂直蝕刻無法達到的三維形貌控制
Producer — CVD/PECVD Platform
- 多腔室平台，同時整合 thermal CVD + PECVD + ALD 腔室
- 用於 SiN、SiO₂、Low-k SiCOH 沉積
- Batch processing 能力提升產率
Endura — PVD (Physical Vapor Deposition)
- 金屬薄膜沉積：TiN、TaN (barrier)、W、Co、Ru
- Clover 腔室：高功率濺鍍 + 離子化 PVD (iPVD)
- Endura Clover PECVD-W：WCVDfill for contact
Tokyo Electron (TEL)
TEL
Tokyo Electron Limited (東京威力科創)
Tokyo, Japan | 2024 Rev: ~¥2.4T (~$16B)
Tactras (RLSA Microwave Plasma Etch)
- 獨家 RLSA (Radial Line Slot Antenna) 技術：2.45GHz 微波產生電漿
- 電子溫度 Te <1 eV，遠低於 ICP/CCP，對元件損傷最低
- 電漿密度達 10¹²–10¹³ cm⁻³，優於傳統 ICP
- 適用：低損傷閘極蝕刻、high-k 介電蝕刻
Certas — CCP Dielectric Etch
- CCP 平台，主打 contact/via 蝕刻
- High frequency + low frequency 雙 RF 設計
Vigus — ALD Platform
- 批次式與單片式 ALD，支援 thermal ALD 與 plasma ALD
- 用於 high-k、TiN、TaN、Al₂O₃ 沉積
- Pulse sequence 精度 <10ms
Hitachi High-Tech
HHT
Hitachi High-Tech Corporation (日立先端科技)
Tokyo, Japan
ECR 電漿蝕刻系統
- ECR (Electron Cyclotron Resonance) 技術：磁場 + 微波共振，高密度低壓電漿
- 操作壓力可低至 0.1 mTorr，提供極高方向性
- 在日本市場佔有率高，特別是 DRAM 廠商 (Micron Japan, Samsung Austin)
- TE-8000 系列：多腔室平台，SiO₂、poly-Si、metal 蝕刻
關鍵設計差異總覽
| 項目 | Lam (Kiyo) | AMAT (Sym3) | TEL (Tactras) |
|---|---|---|---|
| 電漿源 | ICP (13.56MHz) | CCP (60/2MHz) | RLSA (2.45GHz) |
| 電漿密度 | 10¹¹–10¹² cm⁻³ | 10⁹–10¹¹ cm⁻³ | 10¹²–10¹³ cm⁻³ |
| 電子溫度 Te | 3–5 eV | 2–4 eV | <1 eV (最低) |
| Ion energy 控制 | Bias RF 獨立 | 上下電極獨立 | Bias RF |
| 主要強項 | 導體蝕刻均勻性 | 介電層選擇比 | 低損傷特殊蝕刻 |
| ESC 區域數 | 多區 (5–7 zone) | 多區 | 多區 |
| ALE 支援 | 有 (Kiyo C) | 有 (Selectra) | 研究階段 |
產業新聞 Industry News
半導體產業重大動態、新廠建設、政策法規與技術突破 (截至 2026 Q2)
新廠建設 New Fab Construction
2024–2025
TSMC Arizona Fab 21 — 4nm/2nm 量產啟動
Fab 21 Phase 1 (4nm N4P) 於 2024 年第一季開始量產，首批客戶為 Apple (A16/A17)。Phase 2 (N3/N2) 預計 2026 年投入生產，總投資逾 650 億美元。美國政府 CHIPS Act 補貼 66 億美元。鳳凰城廠區最終目標設置 6 座晶圓廠。
2024
TSMC Kumamoto (熊本) Fab 23 — 日本首座先進晶圓廠
JASM (Japan Advanced Semiconductor Manufacturing) Fab 23 Phase 1 於 2024 年 2 月開幕，生產 12nm/16nm，客戶涵蓋 Sony、Denso、Toyota。Phase 2 (6nm) 2027 年目標，日本政府補貼約 9,000 億日圓。第二廠 (Kumamoto 2) 計畫中，目標 6nm/7nm。
2024–2025
TSMC Dresden — 歐洲首座先進製程晶圓廠 (ESMC)
ESMC (European Semiconductor Manufacturing Company) 由 TSMC (70%)、Bosch、Infineon、NXP 合資，地點德國薩克森州德勒斯登，生產 12/16/28nm 汽車及工業用晶片，預計 2027 年量產，投資額約 100 億歐元，歐盟補助約 50 億歐元。
2024–2025
Intel Ohio (New Albany) — Intel 18A 旗艦晶圓廠
Intel Ohio Fab 1 為 Intel 18A (2nm 級) 製程目標廠，CHIPS Act 補助 85 億美元為最大單筆補貼。然而 2024 年 Intel 因虧損宣布建廠延期，Fab 1 量產時程推至 2026+ 年。Intel 18A 首張晶圓已完成 (Arrow Lake CPU 測試)，RibbonFET + PowerVia 整合驗證中。
2024–2025
Samsung Taylor Texas — SF2 (2nm GAA) 美國廠
Samsung Taylor Fab 計畫投資 440 億美元，生產 SF2 (2nm) 及以下製程。CHIPS Act 補助 64 億美元。原定 2024 年量產，因良率與客戶問題延期至 2025–2026。三星 GAA 良率爬坡仍面臨挑戰，Qualcomm、NVIDIA 等大客戶仍觀望 TSMC N2。
新技術與突破
2024
Tesla Terafab — 特斯拉自建 AI 晶片製造計畫
Tesla Elon Musk 提出 "Terafab" 概念，旨在為 Dojo 超級電腦自製 AI 訓練晶片，降低對 TSMC 依賴。Tesla D1 晶片 (7nm, TSMC) 已用於 Dojo v1。Terafab 若實現，將以 Tesla 專用製程節點生產自家 AI/FSD 晶片。目前仍在評估階段，具體時程未明。
2024–2025
Rapidus — 日本 2nm 國家隊，目標 2027 量產
Rapidus 由日本政府主導，Toyota、Sony、NTT、NEC、軟銀等 8 家企業聯合成立，目標在北海道千歲市建立 2nm 晶圓廠。與 IBM Research (Albany) 合作技術開發，並與 imec 建立研發夥伴關係。日本政府承諾補貼超過 3.9 兆日圓。預計 2025 試產、2027 HVM，挑戰被認為極大。
2024
HBM 狂潮 — SK Hynix HBM3E 主導 AI 記憶體市場
AI 大模型訓練對 HBM 需求爆炸性成長。SK Hynix HBM3E (36GB, 12-high, 1.2 TB/s) 為 NVIDIA H200/H20 標配。2024 年 HBM 佔 SK Hynix 利潤超 40%。Samsung HBM3E 良率問題延誤 NVIDIA 認證。Micron HBM3E 成功出貨 NVIDIA H200，三足鼎立格局形成。CoWoS 先進封裝成為最大瓶頸，TSMC 急速擴大 CoWoS 產能。
2022–2024
美國 CHIPS and Science Act — $527 億補貼重塑半導體地緣政治
2022 年 8 月拜登簽署 CHIPS Act，提供 527 億美元給美國半導體製造與研究。主要獲獎者：Intel ($85 億)、TSMC ($66 億)、Samsung ($64 億)、Micron ($61 億)、GlobalFoundries ($15 億)。同時對中國半導體出口管制持續升級 (Entity List 擴大)。
2024
ASML High-NA EUV (EXE:5000) 首批出貨
ASML Twinscan EXE:5000 (High-NA, NA=0.55) 於 2024 年開始出貨，首批客戶為 Intel (先用於研發)，單台售價約 3.5–4 億歐元，為史上最貴半導體設備。imec 與 TSMC 均有採購。機台重量超過 150 噸，需貨運機分批運輸。High-NA 為 2nm 以下節點 (1.4nm、1nm) 必要工具。
2024–2025
Micron 紐約 Clay 廠 — 最大美國本土 DRAM 投資
Micron 計劃在紐約州 Clay 投資超過 1,000 億美元建設 DRAM 晶圓廠 (20 年長期計畫)，首廠 Phase 1 目標 2025 動工。CHIPS Act 補助 61 億美元。將生產 Micron 最先進 DRAM (1γ/1δ node) 及 HBM4，創造約 9,000 個直接就業機會。
2026 年最新動態 Latest 2026 Updates
2026 Q1
TSMC N2 量產首季：首批產品 Apple A20 Pro + NVIDIA Rubin GPU
TSMC N2 於 2025 Q4 正式進入 HVM，2026 Q1 首批產品上市：Apple A20 Pro (iPhone 18 Pro Max 搭載)、NVIDIA Rubin R100 GPU。N2 初期良率約 60–65%，預計 2026 H2 達 75%+。產能分配由蘋果壟斷前 6 個月。A16 risk production 亦於 2026 Q1 啟動。
2026 Q1
Intel 18A 正式 HVM，首座 Arizona Fab 52 營運啟動
Intel 18A (RibbonFET + PowerVia) 於 2026 年 2 月正式 HVM，首座商業量產廠為 Arizona 的 Fab 52 (原名 Fab 1)。首批客戶：Microsoft Azure 客製 AI 晶片 Maia 2、Apollo Global Management 自研推論 ASIC。Intel Foundry 2026 Q2 營收突破 20 億美元，為轉型關鍵里程碑。
2026 Q1
NVIDIA Rubin GPU 發表，HBM4 首度商用
NVIDIA Rubin (R100/R200) GPU 在 GTC 2026 發表，TSMC N3P 製程 + CoWoS-L (4× reticle)，搭載 Samsung HBM4 (2 TB/s, 96 GB/stack, 8-stack/GPU)。單 GPU FP4 推論算力達 50 PetaFLOPS，較 Blackwell B200 提升 3.5×。2026 Q3 開始出貨，訂單已排至 2027 Q2。
2026 Q1
Samsung HBM4 通過 NVIDIA 認證，三星記憶體部門翻身
Samsung 於 2026 年 1 月正式通過 NVIDIA HBM4 認證，搶下 Rubin GPU 約 50% HBM 訂單 (SK Hynix 50%，Micron 被排除在外)。Samsung 採用 Cu-Cu hybrid bonding + 16-high stack，為其自 2023 年 HBM3E 認證失敗以來的關鍵翻身。記憶體部門 2026 Q1 營業利潤估達 12 兆韓圜。
2026 Q1
Rapidus 北海道千歲廠試產成功，日本 2nm 路線圖前進
Rapidus 於 2025 年 4 月開始試產，2026 Q1 首批 2nm 測試晶圓流片成功，良率約 10–15% (研發階段合理值)。與 IBM / imec 技術授權進展順利，客戶談判對象包含 AWS、Google Cloud、Microsoft。2026 年 Q4 開始風險試產，2027 Q1 目標 HVM。日本政府追加補貼 1 兆日圓。
2026 Q1
ASML EXE:5200 出貨破 20 台，High-NA EUV 正式進入量產
ASML 第二代 High-NA EUV (EXE:5200) 累計出貨突破 20 台，客戶包含 Intel (8 台)、TSMC (6 台)、Samsung (3 台)、imec (2 台) 及 1 台給 Micron。throughput 提升至 160 wph，售價降至 3.2 億歐元。Intel 18A、TSMC A16 均已在量產線使用。2027 年出貨目標 40 台。
2026 Q1
CoWoS 產能瓶頸緩解，TSMC 2026 年月產能突破 80K wafer
TSMC CoWoS 月產能從 2024 年底的約 35K wafer/month 擴張至 2026 Q1 的 80K。主要來自新竹 AP6、高雄 AP7、嘉義 AP8 三座先進封裝廠投產。即便如此，NVIDIA + AMD + Google + AWS 訂單仍排至 2027 年底。2026 年將再興建 AP9 (台中) + AP10 (菲律賓)。
2026 Q1
中國半導體自主化進展 — SMIC N+2 (7nm 等效) 良率提升
SMIC 在無法取得 EUV 的情況下，利用 DUV 多重曝光技術於 N+2 (等效 7nm) 製程良率從 2024 年的 ~15% 提升至 2026 Q1 的 ~50%。華為 Kirin 9030 採用 N+2 量產，但單片晶圓成本為 TSMC N7 的 3–4 倍。中國 SMEE (上海微電子) 首款商用 DUV 曝光機 SSA/800 出貨，28nm 節點目標。
2026 Q1
TSMC Kumamoto Fab 23 Phase 2 量產啟動 (6/7nm)
TSMC 熊本廠 Phase 2 於 2026 年 3 月量產，生產 6nm / 7nm 製程，主要客戶仍為汽車電子 (Toyota、Denso) 及消費電子 (Sony 影像感測器)。Phase 3 規劃中，可能導入 3nm，熊本將成 TSMC 日本旗艦基地。
2026 Q2 最新動態 2026 Q2 Updates
2026-04
NVIDIA GTC 2026 — Rubin GPU 量產啟動，AI 超算邁入 Exa 級
NVIDIA GTC 2026 (3/17–21) 正式發表 Rubin R200 量產版，搭配 Vera CPU 組成 NVL-144 機架系統，單機架算力達 3.6 ExaFLOPS FP4。同場宣布 Feynman 架構預計 2028 年推出。Rubin 訂單已確認至 2027 Q2，合作客戶含 Oracle、CoreWeave、Microsoft Azure、Google Cloud、xAI Colossus 2。
2026-04
AMD MI400 發表，Instinct 系列正式挑戰 NVIDIA
AMD 於 2026 年 4 月 Financial Analyst Day 發表 MI400 系列 (CDNA 5 架構)，TSMC N3P 製程 + HBM4 288GB/台，單卡推論算力達 40 PFLOPS FP4。宣布與 OpenAI、Meta 簽訂多年採購協議。MI350 (CDNA 4) 已於 2026 Q1 出貨，AMD AI 業務 2026 Q1 營收較 2025 成長 170%。
2026-04
Apple WWDC 2026 預告 — M5 Pro/Max 登場，自研 GPU 升級
Apple 預計在 2026 年 6 月 WWDC 正式發表 M5 (TSMC N2 製程) 晶片系列。洩漏資訊顯示 M5 Pro/Max 整合自研 GPU、新一代 ANE (Apple Neural Engine) 達 60 TOPS。iPhone 18 Pro (A20 Pro) 已於 2025 Q4 採用 N2，將持續推動蘋果成為 TSMC N2 最大客戶 (佔 70% 初期產能)。
2026-04
SK Hynix HBM4 12-high 首批出貨 NVIDIA，HBM 龍頭地位鞏固
SK Hynix 於 2026 年 4 月正式對 NVIDIA Rubin GPU 出貨 HBM4 12-high 堆疊記憶體，每 stack 48GB，頻寬 2 TB/s。良率已達 70%+，優於 Samsung 的 60%。SK Hynix 2026 Q1 營收 22 兆韓圜，營業利潤 9.5 兆，再創新高。HBM 部門佔公司總利潤 55%，傳統 DRAM 佔 30%。
2026-04
Intel Foundry — 18A-PT 試產良率超預期，外部客戶數翻倍
Intel Foundry 宣布 18A-PT (Performance Enhanced) 試產良率達 55%，優於原預期 45%。新增外部代工客戶名單：Broadcom (網路晶片)、Marvell (DPU)、Samsung (部分 Exynos 模組)。Intel Foundry 2026 Q1 營收 24 億美元，月產能從 50K wafer 擴至 85K。Gelsinger 之後新任 CEO 承諾至 2028 年達成外部代工淨利轉正。
2026-04
TSMC 2026 Q1 財報 — 營收 230 億美元，毛利率創 58% 新高
TSMC 2026 Q1 財報：營收 230 億美元 (YoY +42%)，毛利率 58.3%，N2 + 先進封裝貢獻主要成長。N2 營收佔比從 Q4 的 5% 躍升至 Q1 的 18%。CoWoS 月產能擴至 85K，但仍無法滿足 NVIDIA/AMD 訂單。全年營收預期上修至 1,050 億美元 (YoY +36%)。重啟菲律賓封裝廠 AP10 建廠計畫。
2026-03
ASML 首台 EXE:5200B (High-NA Gen2) 出貨 TSMC
ASML 於 2026 年 3 月完成第 21 台 High-NA EUV 出貨，首台 EXE:5200B 升級版進駐 TSMC 新竹 Fab 20 (N2/A16 試產線)。改良版 throughput 180 wph (前代 160)、stability 提升。ASML 2026 全年 High-NA 出貨目標 30 台，2027 年 50 台。售價降至 3.0 億歐元。Intel 持續為最大單一客戶 (共 10 台)。
2026-03
Rapidus Pilot Line — 2nm 測試晶片流片成功，良率 15%
Rapidus 北海道千歲 IIM-1 廠 Pilot Line 於 2026 年 3 月完成首批 2nm 測試晶片 (SRAM + 簡易 logic cell) 流片，工程良率 15% (研發階段符合預期)。與 IBM Albany Nanotech 合作技術移轉順利。首個預定客戶為 MAP (Microsoft/Apple/Photonics 聯盟) 研發晶片。2027 Q1 風險試產，Q4 HVM 目標。日本政府再追加 9,200 億日圓補助。
2026-02
Samsung Foundry 架構重組 — 宣布獨立分拆為 Samsung Foundry 公司
Samsung Electronics 於 2026 年 2 月宣布將 Foundry 部門獨立為子公司 "Samsung Foundry Inc."，目標 IPO 於 2028 年。此舉為回應外部客戶 (Qualcomm、NVIDIA) 對產能衝突疑慮的長期批評。首任 CEO 由前 GlobalFoundries COO 出任。宣布 SF2P (forksheet) 製程預計 2027 H2 量產，直接對標 TSMC A16。
2026-02
Meta MTIA v3 + 自研資料中心網路晶片 Minerva
Meta 於 2026 年 2 月發表第三代 AI 推論晶片 MTIA v3，TSMC N3 製程 + HBM3E，單卡推論 TOPS 較 v2 提升 3×。同時發表自研網路晶片 Minerva (取代 Broadcom Tomahawk)，整合 Co-Packaged Optics。計畫 2026 年全年自建資料中心 AI 基礎設施花費 400 億美元，其中 20% 為自研晶片。
2026-02
中國首款 7nm DUV 曝光機 SMEE SSA/850 交貨
上海微電子 (SMEE) 於 2026 年 2 月向中芯國際 (SMIC) 交貨首台國產 ArF Immersion 曝光機 SSA/850，號稱可支援 28nm HVM 與 14nm 單次曝光；搭配多重圖案化可嘗試 7nm。此為中國半導體自主化重要里程碑，美國持續加強對相關光學零件 (Zeiss 鏡片) 出口管制。效能較 ASML NXT:1980Di 落後兩代。
2026 H2 – 2027 預期動態 Projected Events
2026 Q3 (預期)
TSMC A16 Risk Production → HVM 推進
A16 (1.6nm-class，TSMC 首款 BSPDN 製程) 預計 2026 年 Q3 進入 Risk Production，Q4 開始 HVM。首批大客戶包含 AMD MI450 AI 加速器、NVIDIA 下世代 SmartNIC。SRAM 密度較 N2 再提升 10%，Super Power Rail 為 TSMC 版本的 BSPDN 整合方案。
2026 Q3 (預期)
Hot Chips 2026 — NVIDIA Rubin Ultra、Tesla Dojo 2 發表
Hot Chips 2026 (8 月，Stanford) 預期亮點：NVIDIA Rubin Ultra (雙 reticle die) 細節、Tesla Dojo 2 (D2 晶片 + 新封裝)、Apple M5 微架構、Google TPU v6 Trillium 量產版、AMD MI400 完整規格、IBM Power11 (on Samsung SF5A)。
2026 Q4 (預期)
Intel Foundry IPO 評估 / 獨立路線
Intel 新任 CEO 正式評估 Foundry 部門 spin-off，目標 2027 或 2028 年獨立掛牌，對標 GlobalFoundries/TSMC 模式。若執行，將徹底改變全球 foundry 競爭格局。外界評估 Foundry 估值介於 500–1,000 億美元間，視 18A/14A 客戶數而定。
2026 Q4 (預期)
IEDM 2026 — TSMC A14 技術首度揭露、CFET 接近量產
IEDM 2026 (12 月，San Francisco) 預期亮點：TSMC A14 完整技術揭露 (2028 HVM 目標、整合 CFET 或 forksheet 待確認)、Samsung SF1.4、Intel 14A 最終規格、imec CFET 完整元件 performance。預期 CFET 成為 A10 世代關鍵技術。
2026 Q4 (預期)
Micron HBM4 認證通過，三足鼎立格局成型
Micron 預期 2026 Q4 通過 NVIDIA HBM4 認證，搶下 Rubin Ultra 約 15% 訂單份額 (SK Hynix 55% / Samsung 30% / Micron 15%)。紐約州 Clay 新廠 Phase 1 試產 1γ DRAM，2027 Q1 開始出貨。全球 HBM 供應商真正進入三足鼎立時代。
技術路線圖概覽 Technology Roadmap (2023–2030)
| 年份 | TSMC | Samsung | Intel | 記憶體 | 技術重點 |
|---|---|---|---|---|---|
| 2023 | N3/N3E (FinFET) | SF3E (GAA) | Intel 4 | HBM3 | EUV HVM, GAA debut |
| 2024 | N3P/N3X | SF3P | Intel 3 | HBM3E | EUV mature, CoWoS ramp |
| 2025 | N2 (GAA) HVM | SF2 | Intel 18A (GAA+BSPDN) | HBM3E 12-high | GAA HVM, High-NA EUV intro |
| 2026 | A16 ramp / N2P | SF2P (forksheet) | Intel 18A-PT | HBM4 商用 | BSPDN HVM, 1.6nm, CPO 導入 |
| 2027 | A14 R&D | SF1.4 | Intel 14A (RibbonFET2) | HBM4E | High-NA EUV 成熟, 矽光子 |
| 2028 | A14 HVM | SF1.4P | Intel 14A HVM | HBM5 原型 | Forksheet/CFET transition |
| 2029 | A10 risk | SF1 | Intel 10A | HBM5 | CFET 試產, Glass substrate |
| 2030 | A10 HVM | SF1P / sub-1nm | Intel 10A HVM | HBM5E / HBM6 | CFET HVM, 2D material research |
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