半導體知識庫
Semiconductor Knowledge Hub — 半導體需求 · AI 產品趨勢 · 未來展望與技術藍圖
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市場趨勢主圖 Global Semiconductor Market Trend
全球半導體市場規模 Global Semiconductor Market (2020–2030)
單位: 十億美元 (USD Billion) · 含 2024 實績、2025 現況、2026–2030 預測
實績 Actual (2020–2025)
預測 Forecast (2026–2030)
📊 預測論證 Forecast Rationale
- 2024–2025 年成長主要來自生成式 AI / LLM 訓練需求 — NVIDIA H200/B200 出貨放量
- 2026 年突破 $820B 由 N2 HVM、HBM4 商用、CoWoS 產能擴張三大催化劑帶動 (WSTS 2026 Q1)
- 2027–2030 CAGR ~11%：AI 推論市場起飛、邊緣 AI 滲透、SiC/GaN 汽車用量激增
- 下行風險：中國市場禁令擴大、HBM 產能超前佈建、經濟衰退導致手機/PC 周期修正
- 依據：WSTS (11/2025)、Gartner (Q4/2025)、SEMI SEMICON 2026、McKinsey 2030 Outlook
🎯 潛在客戶規劃 Key Customer Planning
- NVIDIA: Rubin (2026) → Rubin Ultra (2027) → Feynman (2028)，HBM 用量 CAGR +80%
- Apple: A20/M5 on N2 (2025–26) → A21/M6 on A16 (2027) → M7 on A14 (2028)
- Google: TPU v5p (2024) → TPU v6 Trillium (2025) → TPU v7 (2026)
- Microsoft / AWS: Azure Maia 2 + AWS Trainium 3 (2026)，各 10+ 萬片訂單
- 汽車: Tesla HW5 + BYD DiPilot (SiC 用量 2026→2030 翻 4 倍)
- Meta: MTIA v3 推論晶片 (2026, TSMC N3)；訓練仍依賴 NVIDIA
半導體應用市場佔比 Market Segment Breakdown (Now vs 2030)
📎 來源出處 Sources
AI 晶片市場結構 AI Chip Market Structure (Now vs 2030)
📎 來源出處 Sources
HBM 記憶體結構分佈 HBM Memory Type Share (Now vs 2030)
📎 來源出處 Sources
先進製程節點路線圖 Process Node Roadmap
TSMC · Samsung · Intel 量產時程
2020–2030 · 實線=量產 虛線=目前時間 (2026)
TSMC
Samsung
Intel
半導體市場需求 Semiconductor Market Demand
| 應用市場 | 2024 實績 | 2025 市場規模 | 2026 預測 | CAGR (25→26) |
關鍵半導體 | 主要廠商 | 驅動因素 | 參考出處 |
|---|---|---|---|---|---|---|---|---|
| AI / 資料中心 | $110B | $180B | $280B | +56% | GPU、TPU、HBM3E/4、CoWoS-L | NVIDIA、AMD、Google、AWS | LLM 訓練/推論、GenAI、雲端 AI cluster | Yole · TrendForce |
| 智慧型手機 | $118B | $124B | $131B | +6% | AP SoC (N3/N2)、5G RF、LPDDR5X | Qualcomm、Apple、MediaTek、TSMC | AI 手機 NPU、端側 GenAI、摺疊機 | Counterpoint · IDC |
| PC / 伺服器 | $72B | $88B | $105B | +19% | CPU (N3/Intel 3)、DDR5、PCIe 5/6 NVMe | Intel、AMD、Micron、Samsung | AI PC Copilot+、Granite Rapids、EPYC Turin | Gartner · IDC PC Tracker |
| 汽車電子 | $68B | $82B | $96B | +17% | SiC MOSFET、GaN、自駕 SoC、LIDAR | Infineon、STM、NXP、Renesas、Wolfspeed | 電動車滲透 >30%、L2+/L3 ADAS、800V 架構 | Yole Auto · SIA |
| 工業 / 物聯網 | $38B | $42B | $47B | +12% | MCU、Sensor、FPGA、Edge AI SoC | TI、Microchip、STM、AMD Xilinx、Lattice | 工業 4.0、智慧製造、能源網、機器人 | Mordor · Omdia |
| 通訊基礎設施 | $32B | $36B | $42B | +15% | RF FEM、5G/6G Baseband、800G 乙太網路 | Qualcomm、Broadcom、Marvell、Ericsson | 5G Advanced、Open RAN、AI cluster 網路 | Dell'Oro · Counterpoint |
| 記憶體 (DRAM/NAND) | $168B | $210B | $258B | +23% | HBM3E/HBM4、DDR5、LPDDR5X、QLC NAND | SK Hynix、Samsung、Micron、Kioxia | AI HBM 需求暴衝、企業級 SSD、AI PC DDR5 | TrendForce · WSTS |
| 消費電子 / 其他 | $24B | $28B | $32B | +14% | Display Driver、PMIC、Audio Codec | Novatek、Himax、MediaTek、Cirrus Logic | OLED 電視、AR/VR 頭戴、穿戴裝置 | DSCC · Omdia |
| 合計 Total | $630B | $720B | $820B | +14% | 全球半導體市場總量 · 依據 WSTS 2025 Autumn Forecast + 2026 Q1 Update | |||
💡 市場預測方法論 Methodology
2025 市場規模為 WSTS 年底統整值 + Gartner/IDC 交叉驗證；2026 預測採用三家主要機構 (WSTS / Gartner / IDC) 共識區間中位數。AI 資料中心與 HBM 為成長主力，合計貢獻 2025→2026 約 65% 增量。風險因素：中國出口管制強度、AI 訓練需求飽和速度、HBM 產能過剩疑慮。
AI 產品需求 AI Product Demand
| AI 產品類別 | 代表產品 | 製程節點 | 記憶體配置 | 2024 出貨估算 | 封裝技術 | 供應瓶頸 |
|---|---|---|---|---|---|---|
| 訓練用 GPU (H/B系列) | NVIDIA H200 / B200 | N4P / N3B | HBM3E 141GB / 192GB | ~40–60 萬片 | CoWoS-L (2× reticle) | CoWoS 產能、HBM3E 良率 |
| 推論用 GPU (L/H系列) | NVIDIA H20 / L40S | N4 | HBM2e 96GB / GDDR6 48GB | ~100–200 萬片 | CoWoS-S / SXM5 | 美國出口管制影響中國市場 |
| 客製 AI 加速器 (ASIC) | Google TPUv5p / AWS Trainium2 | N4 / N3 | HBM3 80–96GB | ~5–10 萬片/型號 | CoWoS / InFO-3D | 設計週期長，整合複雜 |
| 邊緣 AI SoC | Apple A18 Pro / Snapdragon X Elite | N3E / N4 | LPDDR5X 16–24GB | 億片級 | InFO-POP / FCCSP | N3E 產能競爭激烈 |
| AI 伺服器 CPU | AMD EPYC Genoa / Intel Xeon SPR | N5 / Intel 7 | DDR5 8-Channel 4.8TB | ~1,000 萬片 | FCLGA / SP5 | DDR5 記憶體模組供應 |
| HBM 記憶體堆疊 | SK Hynix HBM3E / Samsung HBM3E | 1a / 1b nm | — (本身即記憶體) | ~30 億 GB 等效 | TSV 12-high Stack | Samsung 良率驗證延遲 |
| AI 網路晶片 | Broadcom Tomahawk 5 / Marvell Teralynx | N5 / N3 | HBM / 片上 SRAM | ~50–100 萬片 | Flip-Chip FCBGA | 400G/800G 乙太網路需求激增 |
未來展望與發展 Future Outlook & Roadmap
| 技術里程碑 | 預計時程 | 關鍵技術要素 | 主導廠商 | 主要挑戰 | 預期效益 |
|---|---|---|---|---|---|
| 製程節點 Process Nodes | |||||
| GAA Nanosheet HVM | 2025 | Inner spacer、SiGe 選擇性移除、EUV multi-patterning | TSMC N2、Samsung SF2 | Inner spacer 均勻性、nanosheet width 控制 | 效能 +10–15%、功耗 -25%、密度 +1.3× |
| BSPDN + GAA 整合 | 2026 | 背面電源軌、Buried Power Rail、wafer bonding | TSMC A16、Intel 18A | 雙面製程對準精度、良率爬坡 | IR drop -30%、標準單元密度 +15% |
| 1nm 世代 (A10/SF1) | 2027+ | CFET 垂直堆疊、High-NA EUV HVM、新型 ILD | TSMC A10、Samsung SF1 | N/P channel 分離、製程步驟數倍增 | 密度較 2nm 再提升 2× |
| 微影技術 Lithography | |||||
| High-NA EUV HVM | 2026 | ASML EXE:5000 (NA=0.55)、新型光罩基底、MOR 光阻 | ASML、imec、TSMC、Intel | anamorphic mask 製作、stochastic defects | 8nm HP single exposure、overlay <1nm |
| EUV 2nd Gen 光阻 | 2025–2026 | Metal-oxide resist (HafSOx)、CAR 改良、dry development | JSR、Inpria、Shin-Etsu | LWR <2nm、sensitivity vs resolution 取捨 | 隨機缺陷 (stochastic) 降低 30–50% |
| 先進封裝 Advanced Packaging | |||||
| HBM4 量產 | 2026 | 16-high stacking、32Gb/die、1024-bit interface | SK Hynix、Samsung、Micron | TSV 密度、散熱管理、訊號完整性 | 頻寬 >2.4 TB/s、容量 96GB/stack |
| Hybrid Bonding 量產 | 2025–2026 | Cu-Cu direct bonding、pitch 3–5μm、SoIC-X | TSMC SoIC、Intel Foveros Direct | wafer flatness <50nm、yield >95% | bump-less 互連、I/O 密度 1000× vs C4 |
| 3D NAND 500+ 層 | 2026–2027 | HAR etch >200:1、multi-stack bonding、新型 CMP | Samsung、Micron、Kioxia | wafer bow >1mm、channel hole bowing | 單顆 >2Tb、QLC/PLC 密度提升 |
| 材料與新興技術 Materials & Emerging Tech | |||||
| 2D 通道材料 (MoS₂/WSe₂) | 2028–2030 | 單層 TMD 通道、高 k gate stack、low-resistance contact | imec、IBM、MIT | 大面積均勻成長、接觸電阻 <100 Ω·μm | 閘長 <1nm、突破 Si 物理極限 |
| SiC / GaN 第三代半導體 | 2024–2028 | 8吋 SiC wafer、GaN-on-Si、垂直 GaN | Wolfspeed、Infineon、STM、Onsemi | SiC 晶圓缺陷密度、GaN 崩潰電壓 | EV 充電效率 +5%、功率密度 3–5× |
| Chiplet / UCIe 生態系 | 2025–2027 | UCIe 2.0、HBI (Hybrid Bonding Interconnect)、標準 die-to-die | Intel、AMD、Arm、台積電、多家 IP 廠 | 跨廠商互操作性、die-to-die 良率 | 靈活異質整合、縮短設計週期 |
| 2027–2030 長期展望 Long-term Outlook | |||||
| CFET 量產元件 | 2028–2029 | N/P 垂直堆疊、獨立閘極、monolithic 3D 整合 | TSMC A10、imec、Intel | N/P channel 電性差異、製程步驟爆增 | 邏輯密度再 2×，sub-nm 世代起點 |
| HBM5 / HBM 6 | 2028–2030 | 20+ stack、光學互連、Die-on-Wafer bonding | SK Hynix、Samsung、Micron | 熱管理 (>20W/stack)、光-電整合良率 | 頻寬 >6 TB/s、容量 >256GB/stack |
| 矽光子大規模量產 | 2027–2030 | Co-Packaged Optics、外部光源雷射、WDM 整合 | Intel、Ayar Labs、Lightmatter、TSMC COUPE | Laser 可靠度、封裝對位精度 | AI cluster 互連頻寬 >1.6 Tbps/port |
| 全自旋 STT/SOT-MRAM 整合 | 2027–2029 | SOT-MRAM 無限耐久寫入、取代 SRAM L3/L4 cache | TSMC、Samsung、IBM、CEA-Leti | 寫入電流 <10μA、Vt 均勻性 | 非揮發 cache、待機功耗 ~0 |
| 神經形態 / 類腦計算晶片 | 2028–2030 | Memristor array、RRAM in-memory compute、脈衝神經網路 | IBM NorthPole、Intel Loihi 3、清華、紫光 | 裝置均勻性、編譯器生態 | 推論功耗降低 10–100× |
| 量子計算低溫控制 IC | 2028–2030 | Si qubit、cryo-CMOS 控制、整合讀出 | Intel、IBM、Google、Quantinuum | 4K 以下低溫運作、scalability >1000 qubit | 特定算法 (Shor, Grover) 量子優勢 |
| Glass Substrate 大量應用 | 2027–2030 | 玻璃中介層、更低 CTE、超大 interposer (6–10× reticle) | Intel、Absolics (SKC)、Corning、TSMC | 玻璃 TGV (Through-Glass Via) 製程 | AI 超大晶片封裝、訊號完整性提升 |
| 6G 通訊半導體 | 2029–2030 | Sub-THz 射頻元件、GaN-on-SiC、AI 訊號處理 | Qualcomm、Ericsson、Samsung、Nokia | 太赫茲損耗、波束成形複雜度 | 100 Gbps 無線、低延遲 <0.1ms |
使用說明
點擊左側導覽列或上方快捷按鈕切換頁面。論文連結以 IEEE Xplore / SPIE / DOI 形式提供，點擊後將在新分頁開啟。數據截至 2025 年 Q1，市場規模為近似估算值。
基本知識 Fundamentals
半導體核心技術：電晶體演進、微影技術、關鍵製程
電晶體演進 Transistor Evolution
演進路徑
Planar MOSFET → FinFET (2011, 22nm) → Gate-All-Around / Nanosheet (2022, 3nm) → CFET (研究階段, <1nm)
Planar MOSFET
≥28nm
- 閘極位於通道上方，僅單面控制 (gate-on-top)
- 28nm 以下因 Short-Channel Effect (SCE) 嚴重、漏電流劇增而受限
- DIBL (Drain-Induced Barrier Lowering) 效應難以抑制
┌──────────────────────────────┐
│ G A T E (Poly/Metal) │ ← 閘極
└──────────────┬───────────────┘
┌──────────┐ [oxide] ┌──────────┐
│ Source │───[channel]───│ Drain │ ← 通道（平面）
└──────────┘ └──────────┘
══════════════════════════════════════ ← 矽基板
FinFET (Fin Field-Effect Transistor)
22nm – 5nm
- 由 UC Berkeley Hu Chenming 團隊提出，Intel 於 2011 年 22nm 首次量產
- 通道為垂直薄片 (fin)，閘極三面包覆 → 更強靜電控制
- 多 fin 並聯提升驅動電流，fin 寬度決定 Vt (多閾值電壓設計)
- TSMC FinFET: 16nm (2015) → 10nm (2016) → 7nm (2018) → 5nm (2020)
- Samsung FinFET: 14nm (2015) → 10nm (2017) → 7nm (2019)
┌──────────────────┐
│ G A T E Metal │ ← TiN/W 閘極
│ ┌────────────┐ │
│ │ High-k SiO2│ │ ← HfO₂ 閘氧化層
└──┤ ├──┘
Source──▶│ F I N │◀──Drain
│ (Si Channel)│
───┴────────────┴───
矽基板 / STI
GAA — Gate-All-Around (Nanosheet FET)
3nm – 2nm
- 閘極完整包覆四面通道，靜電控制最佳 (最小 DIBL, SS → 60 mV/dec)
- Samsung SF3 (3nm) 2022 年全球首款 GAA 量產；TSMC N2 (2nm) 2025 年
- Nanosheet 寬度可調 → 靈活調整 Ion/功耗 (寬 = 高效能，窄 = 低功耗)
- 製程挑戰：Inner spacer 形成、SiGe sacrificial 選擇性移除
- Intel RibbonFET (18A): 類似 GAA 架構，搭配 PowerVia (背面供電)
┌────────────────────────────────────┐
│ G A T E (surrounds all) │
│ ┌──────────────────────────────┐ │
│ │ Nanosheet 3 │ │ ← top
│ └──────────────────────────────┘ │
│ ┌──────────────────────────────┐ │
│ │ Nanosheet 2 │ │
│ └──────────────────────────────┘ │
│ ┌──────────────────────────────┐ │
│ │ Nanosheet 1 │ │ ← bottom
│ └──────────────────────────────┘ │
└────────────────────────────────────┘
Source ◀────────────────────────▶ Drain
CFET — Complementary FET
<1nm (研究階段)
- NMOS 與 PMOS 垂直堆疊 → 密度為傳統 CMOS 的 2× 以上
- imec、Intel、TSMC 積極研究，目標 1nm 以下世代
- 製程複雜度極高：需精確控制 N/P channel 分離與 gate 獨立性
微影技術 Lithography
| 技術 | 波長 | NA | 應用節點 | 主要設備商 |
|---|---|---|---|---|
| ArF Immersion (DUV) | 193nm | 1.35 | 45nm – 7nm (MPT) | ASML, Nikon, Canon |
| EUV (Low-NA) | 13.5nm | 0.33 | 7nm – 3nm | ASML Twinscan NXE:3600D |
| High-NA EUV | 13.5nm | 0.55 | 2nm – 1.4nm | ASML Twinscan EXE:5000 |
EUV 關鍵點
- 光源：Sn plasma (錫等離子體) 產生 13.5nm 光，功率 250W+
- 光罩：反射式多層 Mo/Si 多層膜鏡面
- High-NA EUV：使用 anamorphic 光學系統 (4×/8× 縮比)，single exposure 可達 8nm half-pitch
- EUV 光罩缺陷 (actinic inspection) 為重大挑戰
製程節點對應 Node Mapping
| 節點 | TSMC | Samsung | Intel | 量產年份 | 狀態 |
|---|---|---|---|---|---|
| 28nm | 28HPC+ | 28LPP | 22nm | 2011–2012 | 成熟 |
| 16/14nm | 16FF+ | 14LPP | — | 2015 | 成熟 |
| 10nm | 10FF | 10LPP | 10nm (2019) | 2016–2017 | 成熟 |
| 7nm | N7/N7+ | 7LPP/7LPU | 7nm (cancelled) | 2018–2019 | 量產中 |
| 5nm | N5/N5P/N4 | 5LPE/4LPP | Intel 4 | 2020–2022 | 量產中 |
| 3nm | N3/N3E/N3P | SF3 (GAA) | Intel 3 | 2022–2024 | 量產中 |
| 2nm | N2 / N2P (GAA) | SF2 (GAA) | Intel 18A (GAA+BSPDN) | 2025 HVM | HVM 中 (2026) |
| 1.6nm | A16 (GAA+BSPDN) | SF2P | — | 2026–2027 | Risk Production |
| 1.4nm | A14 | SF1.4 | Intel 14A | 2027–2028 | R&D |
| 1nm | A10 | SF1 | Intel 10A | 2029–2030 | 早期研究 (CFET 整合) |
關鍵製程 Key Processes
| 製程 | 全名 | 用途 | 特色 |
|---|---|---|---|
| ALD | Atomic Layer Deposition | High-k、功函數金屬、barrier | 單原子層精度，Excellent conformality |
| ALE | Atomic Layer Etching | 精確 fin/nanosheet 蝕刻 | 單原子層移除，極低損傷 |
| CVD/PECVD | Chemical Vapor Deposition | 氧化層、氮化層沉積 | 高產率，PECVD 低溫 |
| PVD | Physical Vapor Deposition | 金屬層 (TiN, W, Cu barrier) | 方向性強，低溫 |
| CMP | Chemical Mechanical Planarization | 層間平坦化 | 全面平坦，依材料選漿料 |
| RIE/ICP/CCP | Reactive/Inductively/Capacitively Coupled Plasma Etch | 圖案轉移 | 方向性蝕刻 |
| Ion Implantation | — | 摻雜 (S/D extension, well) | 精確控制深度與劑量 |
近兩年論文 2025–2026
IEDM 2025、VLSI 2025/2026、SPIE 2026、ISSCC 2026、ECTC 2025 等頂級會議及學術期刊論文
2026 年重要發表
TSMC A16 Technology: First 1.6nm-Class Node with Nanosheet + Super Power Rail
TSMC A16 完整技術揭露：整合 GAA Nanosheet + Super Power Rail (SPR, TSMC 版本的 BSPDN)。相比 N2，在相同功耗下效能提升 8–10%，邏輯密度提升 1.10×，SRAM density 提升。首批客戶包含 AMD、NVIDIA 下世代 AI 加速器，2026 年 H2 量產。
🔗 IEDM 2025 Program
Intel 14A with RibbonFET 2nd Gen and PowerDirect: Readiness for 2027 HVM
Intel 14A 採用第二代 RibbonFET (Turbo cells 設計) 與 PowerDirect (降低 contact 電阻的背面供電變體)。相比 18A 性能提升 15%、功耗降低 25%。論文展示首批 test chip 的 SRAM yield 數據，External foundry 客戶首度透露包含 Microsoft Azure、NVIDIA、Apollo。
🔗 Intel Foundry
High-NA EUV in Volume Production: Results from Intel 18A and TSMC A16
ASML EXE:5200 (第二代 High-NA，NA=0.55) 出貨量超過 20 台，首批量產實績：Intel 18A metal 層、TSMC A16 M0/M1 層。實測 throughput 160 wph，overlay <0.7nm。Pellicle 透過率突破 92%，stochastic defect 密度降至 <0.001/cm²。論文討論 anamorphic mask 良率及高成本結構。
🔗 SPIE Advanced Lithography
Samsung HBM4: 16-High Stack with 2.0 TB/s Bandwidth Enabled by Hybrid Bonding
Samsung HBM4 首次採用 Cu-Cu hybrid bonding 取代 TC-NCF microbump，16-high 堆疊容量達 48GB/stack，頻寬 2.0 TB/s。Base die 採 4nm logic 製程，整合 RAS 功能及片上溫控。論文揭示 16-high 堆疊下的熱管理與訊號完整性設計。
🔗 ISSCC 2026
CFET Device Demonstration: Stacked nFET/pFET with Independent Gate Control
imec 與 TSMC 聯合發表首批 CFET (Complementary FET) 功能元件：n/p channel 垂直堆疊，獨立 gate 控制 Vt 差異 <30 mV。雙通道 monolithic 3D 整合，相較傳統 GAA 縮小 40% 單元面積。預期應用於 A10 世代 (2029–2030 HVM)。
🔗 imec Research
Silicon Photonics Co-Packaged Optics for 1.6 Tbps AI Cluster Interconnect
Co-Packaged Optics (CPO) 在 AI switch 中首次商用：NVIDIA Quantum-2 InfiniBand 與 Broadcom Tomahawk 6 採用，單 port 1.6 Tbps，功耗較傳統 pluggable 光模組降低 50%。矽光子整合外部雷射光源與 WDM，8 通道 200G PAM4。TSMC COUPE (Compact Universal Photonic Engine) 為主要代工平台。
🔗 OFC Conference
2025 年重要發表
TSMC N2 (2nm-class) Technology with Gate-All-Around Nanosheet Transistors
TSMC N2 製程採用 GAA Nanosheet 架構，相較 N3E 在相同功耗下效能提升約 10–15%，面積縮小約 25%。論文揭示 inner spacer 整合方案、多閾值電壓設計及 EUV 多重曝光策略。2025 年 Q4 正式進入 HVM，首批客戶 Apple A20 Pro 及 NVIDIA Rubin GPU。
🔗 IEEE Xplore 搜尋
Intel 18A Process Technology: RibbonFET and PowerVia Integration
Intel 18A 整合 RibbonFET (GAA 架構) 與 PowerVia (背面電源供應網路)。PowerVia 可降低 IR drop 約 30%，標準單元密度提升。18A 目標與 TSMC N2/Samsung SF2 競爭，預計 2025 HVM。
🔗 IEEE Xplore 搜尋
Samsung 3nm GAA (SF3E) Technology: First High-Volume Manufacturing with Gate-All-Around
Samsung SF3E 為全球首款 GAA 量產製程，採用 Multi-Bridge-Channel FET (MBCFET) 架構。相較 5LPE FinFET，面積縮小 45%，功耗降低 50% 或效能提升 23%。首批客戶為 Samsung Exynos 及加密貨幣 ASIC。
🔗 IEEE Xplore DOI
Backside Power Delivery Network (BSPDN) Enabling Better IR Drop and Density Scaling
背面電源供應將電源軌從前端金屬層移至晶圓背面，大幅改善 IR drop 並釋放前端繞線資源。imec 展示 buried power rail + BSPDN 方案，標準單元密度可達額外 15–20% 提升。
🔗 IEEE Xplore 搜尋
微影技術
High-NA EUV Lithography: First Imaging Results and Readiness for Sub-2nm Nodes
ASML EXE:5000 (NA=0.55) 首次量測結果：single exposure 可達 8nm half-pitch，DOF 約 100nm。anamorphic 系統 (4×/8× magnification) 需新型光罩基礎設施。imec 展示 contact hole pattern 高解析度成像。
🔗 SPIE 2024
Metal-Oxide EUV Photoresist: Sensitivity and Resolution Tradeoffs at 2nm Node
金屬氧化物光阻 (Hafnium/Tin-based) 相較傳統 CAR 光阻具有更高 EUV 吸收率與更小 LWR。Inpria HafSOx 光阻展示 sub-15nm 解析度，stochastic defects 是主要挑戰。
🔗 SPIE Digital Library
先進封裝與 3D 整合
TSMC SoIC-X and CoWoS-L: 3D Stacking for AI Accelerator Integration
SoIC-X (系統整合晶片) 採用 direct bonding 技術，bump pitch 達 1–2μm 等級，顯著提升頻寬密度。CoWoS-L 整合 HBM3E + logic die，為 NVIDIA H100/H200 等 AI 加速器主流封裝方案。
🔗 IEEE Xplore 搜尋
HBM3E: 36GB Stack with 1.2 TB/s Bandwidth for Generative AI Workloads
SK Hynix HBM3E 達 36GB (12-high) 容量，1.2 TB/s 頻寬，採用 TC-NCF (Non-Conductive Film) bonding 技術。為 NVIDIA H200 GPU 搭載記憶體，支援大型語言模型訓練。
🔗 IEEE Xplore 搜尋
材料與 ALE/ALD 製程
Thermal Atomic Layer Etching of Si and SiGe for Nanosheet Transistor Fabrication
針對 GAA Nanosheet 製程中 SiGe 選擇性移除，熱 ALE 以 HF/DMAC (dimethylaminotrimethylsilane) 實現 ~0.1nm/cycle 移除速率，對 Si 的高選擇比 (>50:1) 是關鍵突破。
🔗 JVST Journal
Yttrium Oxyfluoride (YOxFy) Plasma Resistant Coatings for Advanced Etch Chambers
YOxFy 塗層在 CF₄/O₂ 電漿環境下侵蝕速率比 Y₂O₃ 低約 3–5×，顆粒產生大幅減少。論文分析 YOF 相圖穩定性及 F:O 比例對侵蝕性能的影響。
🔗 J. Electrochem. Soc.
MoS₂ as Channel Material for Sub-1nm Node: Device Characteristics and Integration Challenges
單層 MoS₂ 場效電晶體展示 1nm 閘長下良好次臨界擺幅 (SS~65 mV/dec)，驗證 2D 材料作為未來通道材料可行性。接觸電阻 (contact resistance) 降低至 ~100 Ω·μm 為關鍵突破。
🔗 Nature Electronics
近十年論文 2016–2026
半導體研究里程碑，涵蓋 IEEE 會議及學術期刊 (Nature 系列、Science、JVST、JAP、Adv. Materials、arXiv 預印本等)
2026
Room-Temperature Silicon Photonic Neuromorphic Processor for Generative AI Inference
首款商用級矽光子神經形態推論晶片 (Lightmatter Passage)，在 LLM 推論能效較 GPU 提升 30×。採用 MZI (Mach-Zehnder Interferometer) 陣列與 WDM 光學張量引擎，推論延遲 <100μs/token。
🔗 Nature
Atomic-Scale Characterization of CFET Inner Spacer Interfaces
以 STEM + EELS 原子級解析 CFET 結構中 n-type/p-type 界面與 inner spacer 成份分布，揭示 <1nm 級失配控制對 Vt 穩定性的關鍵作用，為 A10 世代 CFET 量產提供製程基礎。
🔗 Nature Electronics
Scaling Laws for Sub-1nm 2D-Material Transistors: Quantum Transport Study
結合 NEGF + DFT 大規模模擬，展示 MoS₂ / Bi₂O₂Se 在 0.5nm 閘長下仍維持 SS <80 mV/dec。提出新 contact engineering 方案 (semimetal Sb-contact)，接觸電阻降至 40 Ω·μm，突破物理極限。
🔗 arXiv
2025
TSMC N2 Volume Production Ramp: Yield Learning and Defect Analysis
N2 量產首 6 個月良率學習曲線：D0 缺陷密度從 0.35/cm² 降至 0.12/cm²。Inner spacer 整合良率 >99%，GAA nanosheet width 變異控制在 ±0.4nm。Apple A20 Pro 首批流片驗證。
🔗 IEDM 2025
Direct Silicide Contact for sub-2nm Nanosheet: Ti/Ni/Ru Schottky Barrier Engineering
針對 2nm 以下節點 source/drain 接觸電阻問題，研究 Ti/Ni/Ru 三層 silicide contact 結構。Ti silicide 對 nMOS 展現 <10⁻⁹ Ω·cm² 比接觸電阻，NiSi 與 RuSi 針對 pMOS 優化，為 N2 及 A16 提供參考。
🔗 J. Appl. Phys.
IBM 2nm Research Vehicle: Beyond Nanosheet with Forksheet Architecture
IBM/Albany 提出 forksheet FET 架構：nFET 與 pFET 之間以垂直介電牆分隔，可進一步縮小 cell 高度 25%。為 CFET 量產前的過渡技術，Samsung 亦宣布考慮導入 SF1.4。
🔗 IBM Research
Cryogenic CMOS Control IC for Quantum Computing at 4 K
TU Delft / Intel Horse Ridge III 控制 IC 在 4 K 溫度下操作，功耗密度控制於 <1 mW/qubit，為大規模量子處理器 (>1000 qubit) 控制提供 CMOS 相容路徑。22nm FFL 製程。
🔗 Nature Electronics
2024
TSMC A16 (1.6nm): Nanosheet + BSPDN First Demonstration
A16 首次整合 Nanosheet + 背面電源軌，標準單元面積再縮 10–15%，2026 年量產目標。
🔗 IEEE Xplore
High-NA EUV: First Silicon Results on 300mm Wafers
EXE:5000 在 300mm 晶圓首次成像，8nm HP 解析度驗證，overlay <1nm，為 2nm 以下節點鋪路。
🔗 SPIE
2D MoS₂ Grown on 300mm Si Wafer: A Pathway Toward Industrial Integration
TSMC 研究團隊首次展示在工業級 300mm 矽晶圓上成長均勻單層 MoS₂，厚度變異 <0.1nm。以化學氣相磊晶 (MOCVD) 結合大面積模板控制。Hall mobility 達 80 cm²/V·s，突破 2D 材料商業化關鍵瓶頸。
🔗 Nature
Ferroelectric HfZrO₂ Thin Film for Non-Volatile Memory: Endurance Breakthrough
HZO 薄膜鐵電記憶體展示 >10¹² 次寫入耐久 (先前記錄 10¹⁰)，關鍵來自 Si-doped HZO 的結晶學優化。為嵌入式非揮發記憶體 (eNVM) 取代 eFlash 鋪路。
🔗 Advanced Materials
2023
TSMC N2 Nanosheet Technology
N2 製程細節：GAA 4-sheet 設計，gate pitch 45nm，MP EUV 整合，相比 N3E 效能+10%, 功耗-25%。
🔗 IEEE Xplore
Intel PowerVia: Backside Power Delivery Feasibility on Intel 4 Test Vehicle
Intel PowerVia 測試晶片：相較傳統電源方案 IR drop 降低 30%，驗證 SRAM 穩定性，為 18A 整合鋪路。
🔗 DOI: 10.1109/IEDM45741
3D NAND Flash: 300+ Layer Stacking Challenges and Solutions
300 層以上 3D NAND 面臨高寬高比 (HAR >100:1) 蝕刻、Channel hole bowing、膜應力控制挑戰，論文提出多段蝕刻方案。
🔗 IEEE Xplore
2022
Samsung 3nm GAAFET (SF3E): First High-Volume Manufacturing with MBCFET
全球首款 GAA 量產，MBCFET 架構，4 nanosheet channels，相比 5LPE：功耗-50%, 效能+23%, 面積-45%。
🔗 DOI: 10.1109/IEDM45625
TSMC 3nm (N3) Technology with FinFET: Density and Performance Scaling
N3 為 TSMC 最後一代 FinFET (Apple A17 Pro 首發)，gate pitch 48nm，SRAM cell 0.0199μm²，EUV 層數增至 5 層。
🔗 IEEE Xplore
2021
TSMC 5nm (N5P) Performance Enhancement and 4nm (N4) Technology
N5P 相比 N5 效能提升 5%，N4 為 N5 優化版 (DRC 放寬)，為 Apple M2/Qualcomm Snapdragon 8 Gen 2 量產基礎。
🔗 IEEE Xplore
Selective ALE of SiGe over Si for Nanosheet Release: Conformality and Damage-Free Processing
以 WCl₅ + O₂ 熱 ALE 實現 SiGe:Si 選擇比 >100:1，nanosheet 輪廓控制 <0.5nm RMS roughness，是 GAA 製程關鍵步驟。
🔗 JVST B DOI
2020
TSMC 5nm EUV Technology (N5): First Volume Production of sub-5nm Class Node
N5 首款 5nm 量產製程 (Apple A14 Bionic, Apple M1)，FinFET，EUV 4 層，HD SRAM 0.021μm²，相比 N7+ 密度 1.84×。
🔗 IEEE Xplore
2019
TSMC 7nm EUV (N7+): First EUV High-Volume Manufacturing
N7+ 為 EUV 首次 HVM 應用 (Huawei Kirin 990 5G)，EUV 用於 metal 層，相比 N7 密度提升 1.2×，D0 良率驗證。
🔗 IEEE Xplore
Directional Atomic Layer Etching: Ion-Neutral Synergy for Precise Pattern Transfer
以 Ar+ 離子活化、Cl 中性原子鈍化實現方向性 ALE，Si etch/cycle ~1.3Å，etch stop on SiO₂ 選擇比 >100:1。
🔗 DOI: 10.1116/1.5084700
Vertically Integrated Nanowire Field-Effect Transistors: Demonstration of Monolithic 3D
ETH Zurich 展示垂直整合 InAs nanowire 電晶體，實現 monolithic 3D CMOS 原型，驗證 sub-threshold slope <80 mV/dec。為 CFET 與 3D 邏輯整合提供研究基礎。
🔗 Nature Nanotechnology
Negative Capacitance FET: Sub-60 mV/dec Switching with Ferroelectric HfZrO₂
負電容 FET 透過鐵電 HZO 實現真正 sub-60 mV/dec (~40 mV/dec) 次臨界擺幅，突破 Boltzmann 極限。功耗電壓 Vdd 可降至 0.3V，為超低功耗 IoT 元件提供新路徑。
🔗 Nature Electronics
學術期刊補充 Academic Journal Highlights
Large-Area 2D Semiconductor Wafer: Growth, Transfer, Device Integration
系統性回顧 2010–2022 年間 2D 材料 (graphene, MoS₂, WSe₂, hBN) 大面積成長、轉移與元件整合。提出商業化關鍵指標：均勻性 <0.5%、缺陷密度 <10⁶/cm²、接觸電阻 <100 Ω·μm。
🔗 Nature Rev. Materials
In-Memory Computing Using Resistive Memory: From Devices to Systems
RRAM (Resistive RAM) 陣列進行矩陣-向量乘法，能效較傳統 GPU 提升 100×。論文涵蓋元件材料 (HfO₂, TaOx)、陣列架構、AI 工作負載對應，為神經形態晶片藍圖。
🔗 Nature Electronics
Sub-Nanometer Channel Transistor: 0.34nm Bi₂O₂Se Body
清華大學團隊展示單原子層 Bi₂O₂Se 作為 FET 通道，物理厚度僅 0.34nm。Ion/Ioff > 10⁶，室溫下穩定操作。為 1nm 以下閘長可行性提供實驗證據。
🔗 Nature DOI
Microwave-Driven Spin Logic Device: Beyond-CMOS Candidate
Intel + UC Berkeley 提出 MESO (Magneto-Electric Spin-Orbit) 邏輯元件，能量消耗較 CMOS 低 10–30×，訊號延遲 sub-ns。為 beyond-CMOS 架構提供候選方案。
🔗 Science
Plasma-Surface Interactions in Atomic Layer Etching: Review
系統性整理 2013–2020 年間 ALE 機制研究：Si、SiO₂、SiN、金屬、2D 材料的自我限制反應熱力學與動力學。為業界 ALE 製程開發最常引用綜述。
🔗 J. Vac. Sci. Tech.
Chamber Contamination and Particle Sources in Plasma Etch Tools
深入分析 Y₂O₃/YOF 塗層在氟基電漿下的退化機制：相變膨脹、微裂、顆粒脫落。提出 ALD-deposited YOF 與 RF-sputtered YF₃ 的混合塗層設計，延長 PM 間隔 2–3 倍。
🔗 J. Electrochem. Soc.
Machine Learning for EUV Stochastic Defect Prediction
結合高解析 CD-SEM 大量影像與 CNN 模型，預測 EUV 曝光下 stochastic defect (missing contact, bridge) 熱區。用於 OPC 修正，缺陷率降低 40% 以上。
🔗 J. Micro/Nanopatterning
Rare-Earth Fluoride Coatings: Thermodynamic Stability in F-Based Plasmas
比較 YF₃、ErF₃、GdF₃ 及相關氧氟化物在 CF₄/O₂ 電漿中的穩定性。發現 GdOF 兼具 Y₂O₃ 的高熔點與 YF₃ 的氟穩定性，可能為下世代腔體塗層候選。
🔗 Surf. Coat. Tech.
Hybrid Bonding Cu-Cu Microbumpless Interconnect: Physics and Yield
分析 Cu-Cu direct bonding 的擴散動力學、介面氧化物管理及退火條件。Pitch 3μm 下良率 >99.5%，為 TSMC SoIC 及 Intel Foveros Direct 量產提供理論基礎。
🔗 Adv. Electronic Materials
2015
TSMC 16nm FinFET+ (N16FF+): Performance and Yield Optimization
N16FF+ 為 N16FF 優化版，相比 N20 密度 1.65×，多重圖案化 (SADP) 應用，Apple A9 首款採用，奠定 TSMC FinFET 商業成功。
🔗 IEEE Xplore
Samsung 14nm LPE FinFET for Mobile SoC Applications
Samsung 14LPE 量產 (Exynos 7420, Galaxy S6)，fin height 42nm，gate pitch 78nm，相比 20nm planar 面積縮小 35%，功耗降低 35%。
🔗 IEEE Xplore
High-k/Metal Gate FinFET Scaling: Gate Stack Engineering for 14nm and Beyond
針對 FinFET 閘堆疊微縮，提出 HfO₂ + TiN/TaN 多層功函數金屬設計，展示 EOT <0.7nm 並維持低 Vt 變異性。多閾值電壓工程 (multi-Vt) 透過 TiN 厚度調控實現，為 14/10nm FinFET 閘極整合奠基。
🔗 IEEE Xplore
2016
Plasma Atomic Layer Etching of Si Using Chlorine with Ar Ion Bombardment
建立電漿 ALE 物理模型：Cl₂ 吸附飽和 + Ar+ (15–20 eV) 活化，etch per cycle ~1.5Å，展示自我限制 (self-limiting) 行為。
🔗 DOI: 10.1116/1.4939915
TSMC 10nm FinFET Risk Production: First 10nm-class Node with DUV Multi-Patterning
TSMC 10nm (N10) 技術特徵揭露：fin pitch 27nm，metal pitch 36nm，採用 DUV 193i SADP/SAQP 多重圖案化。相比 N16FF+ 邏輯密度提升 2.0×，為 Apple A10X/A11 Bionic 量產鋪路。閘長縮至 <20nm，inner spacer 整合方案首見。
🔗 IEEE Xplore
Samsung 64-Layer 3D V-NAND Flash: Cell-Level Integration and Read/Write Performance
Samsung 64 層 V-NAND (Vertical NAND) 採用 CTF (Charge-Trap Flash) 架構，細胞尺寸僅 0.003μm²，以 HAR (High Aspect Ratio ~50:1) 蝕刻貫通 64 層堆疊。頁面讀取速度 40μs，程式時間 400μs，容量達 256Gb MLC。
🔗 IEEE Xplore
2017
TSMC 10nm FinFET (N10): High Density and Performance for Mobile Applications
N10 相比 N16FF+ 面積縮小 55%，性能提升 25%，為 Apple A10X/A11 Bionic 量產製程，fin pitch 27nm，metal pitch 36nm。
🔗 IEEE Xplore
DRAM Scaling at 1x nm: Capacitor Height and Access Transistor Challenges
1x nm (18nm 級) DRAM 面臨電容高度 (HAR >60:1) 與存取電晶體 Vt 均勻性挑戰。論文展示 ZrO₂/Al₂O₃/ZrO₂ (ZAZ) 電容介電層優化，達 EOT <0.5nm，保持良好 refresh 特性。buried word line (bWL) 減少 parasitic capacitance。
🔗 IEEE Xplore
EUV Lithography: Readiness for 7nm Logic Production and Beyond
ASML NXE:3400B 機台在 7nm 節點可行性評估：source power 達 250W，wafer throughput 125wph，overlay <2nm。光阻 LWR 控制及 pellicle 透過率提升為主要挑戰，EUV 於 2019 年 HVM 的路徑清晰化。
🔗 SPIE 2017
2018
Samsung 7nm LPP EUV: Industry Validation of EUV Process Integration
Samsung 7LPP 率先宣告 7nm EUV 量產 (2018 Q4)，論文揭示 EUV resist 選擇、OPC 策略及 HVM defect control 方案。
🔗 IEEE Xplore
Ferroelectric HfO₂ in Scaled Semiconductor Devices: FeFET and FeRAM
HfO₂ 薄膜中發現鐵電性 (2011, Böscke) 後，CMOS 相容的鐵電記憶體受到廣泛關注。本文回顧 HfZrO₂ (HZO) 薄膜在 FeFET (閘極鐵電) 與 FeRAM 中的整合路徑，1T-FeRAM 展示 sub-10ns 寫入速度，耐久性 >10¹⁰ 次，是傳統 DRAM 的潛力替代方案。
🔗 Nature Electronics
TSMC 7nm (N7) FinFET Technology: First High-Volume Production with ArF Immersion
TSMC N7 採用 193i DUV + SADP/LELE 多重曝光 (無 EUV)，fin pitch 27nm，gate pitch 57nm，MP (metal pitch) 40nm。Apple A12 Bionic 為首批量產客戶。相比 N10 密度提升 1.6×，功耗降低 40%。此為 DUV 多重曝光技術的巔峰節點。
🔗 IEEE Xplore
重要會議 Conferences
半導體領域頂級國際會議介紹、舉辦資訊及近期重點結論
IEDM
IEEE International Electron Devices Meeting
時間每年 12 月
地點San Francisco, CA, USA
主辦IEEE Electron Devices Society
官網ieee-iedm.org
特色全球最頂級電子元件會議，業界/學界最新製程技術首發
IEDM 2023 重點結論
- TSMC N2 GAA Nanosheet 完整技術揭露，量產時程確認 2025
- Intel PowerVia BSPDN 測試晶片數據：IR drop -30%，驗證 18A 整合路徑
- imec CFET 原型元件展示，N/P stacking 概念驗證
- Samsung HBM3 24GB 12-high stack，TSV 密度創新高
- 多家公司發表 High-NA EUV 圖案化策略研究
VLSI Symposium
Symposium on VLSI Technology and Circuits
時間每年 6 月
地點京都 (Technology) / 檀香山 (Circuits) — 近年合併於夏威夷
主辦IEEE / Japan Society of Applied Physics
官網vlsisymposium.org
特色同時涵蓋 Technology (製程/元件) 與 Circuits，互動討論性強
VLSI 2024 重點結論
- TSMC A16 首次公開揭露，整合 BSPDN + Gate-All-Around
- Intel 18A RibbonFET SRAM yield 數據展示
- Samsung SF2 (2nm) 製程特性初步揭露
- 低功耗 AI 邊緣晶片：16nm/12nm SRAM bitcell 創新方案
- 3D DRAM stacking 超過 10 層研究論文
SPIE Advanced Lithography + Patterning
SPIE Advanced Lithography and Patterning Conference
時間每年 2–3 月
地點San Jose, CA, USA
主辦SPIE (The International Society for Optics and Photonics)
官網spie.org/advanced-lithography
特色微影技術最重要年度會議，EUV、光罩、光阻、OPC 全覆蓋
SPIE 2024 重點結論
- ASML EXE:5000 (High-NA EUV) 首批矽晶圓成像結果，8nm HP 達成
- Metal-oxide resist (Inpria, JSR) 在 EUV 下優於 CAR，LWR 更低
- EUV Mask defect inspection：actinic 檢測工具逐漸成熟
- Stochastic defects 在 2nm 以下節點成為主要良率殺手
- TSMC/Samsung High-NA EUV 採用路線圖首次公開討論
Hot Chips
Hot Chips: A Symposium on High-Performance Chips
時間每年 8 月
地點Stanford University, CA, USA
主辦IEEE / ACM
官網hotchips.org
特色晶片微架構為主，Intel/AMD/Apple/NVIDIA/Google 自家晶片首發揭露
Hot Chips 2024 重點結論
- NVIDIA Blackwell B100/B200 架構詳情揭露，CoWoS-L 封裝
- Apple M4 晶片微架構：3nm N3E 製程，36TOPS NPU
- Intel Gaudi 3 AI 加速器：Intel 5 製程，128GB HBM2e
- AMD MI300X：CoWoS 封裝，3 chiplet + 8 HBM3，192GB
- Google TPU v5p：CoWoS，8192 chips ICI 互連拓撲
ECTC
IEEE Electronic Components and Technology Conference
ECTC 2024 重點結論
- TSMC CoWoS-L：interposer 面積放大至 2× reticle，HBM3E 整合
- Intel Foveros Direct：Cu-Cu bonding, pitch 10μm → 3μm
- Hybrid bonding 量產化：bump-less bonding 良率挑戰
- Glass substrate：比 organic 更低 CTE，適合 AI 大晶片
- Fan-out 封裝：TSMC InFO、ASE FOCoS 新世代規格
Semicon West / Semicon Taiwan / Semicon Japan
SEMI 半導體設備材料年度展覽系列
時間West: 10月（2025 起改期） · Taiwan: 9月 · Japan: 12月
地點Phoenix AZ (2025 起) · Taipei Nangang · Tokyo Big Sight
主辦SEMI (Semiconductor Equipment and Materials International)
官網semi.org/events
特色設備/材料供應商展覽，CHIPS Act、Chiplet、先進封裝論壇密集
ISSCC
IEEE International Solid-State Circuits Conference
時間每年 2 月
地點San Francisco, CA (Marriott Marquis)
主辦IEEE Solid-State Circuits Society
官網isscc.org
特色全球最頂級固態電路會議，HBM、DRAM、CPU/GPU 微架構創新首發
ISSCC 2026 重點結論
- Samsung HBM4：16-high stack + Cu-Cu hybrid bonding，2 TB/s 頻寬
- SK Hynix HBM4E 首次揭露：20-high / 64GB stack 研究原型
- NVIDIA Rubin GPU 細節：TSMC N3P + HBM4 + CoWoS-L 4× reticle
- IBM Telum II：Samsung SF5A 製程，on-chip AI accelerator
- TSMC 16Mb SOT-MRAM：取代 L3 cache 的可行性驗證
OFC
Optical Fiber Communication Conference (矽光子 / CPO 主要會場)
時間每年 3 月
地點San Diego / San Francisco, CA
主辦Optica / IEEE / SPIE
官網ofcconference.org
特色矽光子、Co-Packaged Optics (CPO)、AI cluster 光互連發表場域
OFC 2026 重點結論
- NVIDIA Quantum-2 CPO 商用：1.6 Tbps/port，功耗 -50%
- TSMC COUPE 矽光子平台正式接單，2027 年量產
- Broadcom Tomahawk 6 + CPO 方案整合
- Lightmatter Passage 光學 interconnect 在 AI cluster 驗證
2026 年已舉辦會議重點 Past 2026 Conferences
IEDM 2025 (Dec 2025, San Francisco)
- TSMC A16 完整技術揭露 (Super Power Rail + GAA，2026 H2 量產)
- Intel 14A 測試晶片良率數據；Microsoft Azure、Apollo 首度確認為客戶
- imec/TSMC 首批 CFET 功能元件展示，n/p 垂直堆疊 Vt 誤差 <30 mV
- Samsung SF2P 規格透露，將採用 forksheet 過渡架構
- SK Hynix HBM4E 概念：20-high stacking 可行性評估
ISSCC 2026 (Feb 2026, San Francisco)
- Samsung HBM4 商用化規格：2 TB/s，16-high，hybrid bonding
- NVIDIA Rubin GPU 架構細節 (TSMC N3P)，Blackwell 繼任者
- Apple M5/M5 Pro on TSMC N2：統一記憶體架構第二代
- AMD Zen 6 EPYC：CCD on N2、I/O die on N4P chiplet
SPIE Advanced Lithography 2026 (Feb 2026, San Jose)
- High-NA EUV 量產實績：Intel 18A、TSMC A16 首批良率數據
- ASML EXE:5200 (第二代 High-NA) 出貨超過 20 台
- Metal-oxide 光阻量產驗證，LWR <2nm 達成
- Dry development 技術進入試產階段 (Lam Research Dextro)
2026–2027 即將舉辦會議 Upcoming Conferences
| 會議 | 日期 | 地點 | 預期重點 | 連結 |
|---|---|---|---|---|
| VLSI 2026 | 2026 年 6 月 15–20 日 | Kyoto, Japan | TSMC A16 完整論文、Rapidus 2nm 進度、CFET 最新研究 | vlsisymposium.org |
| ECTC 2026 | 2026 年 5 月 26–29 日 | Orlando, FL | HBM4 封裝、Glass substrate、Hybrid bonding 大量實績 | ectc.net |
| Hot Chips 2026 | 2026 年 8 月 24–26 日 | Stanford, CA | NVIDIA Rubin、AMD MI400、Apple M5、Tesla Dojo 2 | hotchips.org |
| Semicon Taiwan 2026 | 2026 年 9 月 15–17 日 | Taipei, Taiwan | 台灣設備材料展，CoWoS 擴產，CHIPS Act II 討論 | semicontaiwan.org |
| IEDM 2026 | 2026 年 12 月 5–10 日 | San Francisco, CA | TSMC A14 技術揭露、Samsung SF1.4、Intel 14A 量產準備 | ieee-iedm.org |
| ISSCC 2027 | 2027 年 2 月 14–18 日 | San Francisco, CA | HBM4E 商用、矽光子 IC、量子控制晶片 | isscc.org |
| SPIE AL 2027 | 2027 年 2 月 21–25 日 | San Jose, CA | High-NA EUV 第三代、EUV dry resist 量產 | spie.org |
| OFC 2027 | 2027 年 3 月 | San Diego, CA | CPO 大規模導入、矽光子 AI fabric、3.2 Tbps/port | ofcconference.org |
| VLSI 2027 | 2027 年 6 月 | Kyoto, Japan | TSMC A14 HVM 準備、CFET 接近量產 | vlsisymposium.org |
| IEDM 2027 | 2027 年 12 月 | San Francisco, CA | CFET 量產路線圖、2D material device 進展 | ieee-iedm.org |
材料分析 Materials
蝕刻腔體塗層材料、介電材料、光阻材料及 2D 通道材料分析
腔體塗層材料 Chamber Coating Materials
背景說明
電漿蝕刻腔體內部零件 (liner, shower head, focus ring, edge ring) 長期暴露於高能電漿與腐蝕性氣體 (F、Cl、Br 基)，塗層材料的選擇直接影響顆粒汙染、元素沾汙及腔體使用壽命。
Y₂O₃
Yttrium Oxide (氧化釔)
熔點
2430 °C
密度
5.01 g/cm³
熱導率
~13 W/m·K
製造方式
Thermal spray, Sintered ceramic, APS
- 最廣泛使用的稀土抗電漿塗層，對 Cl₂ 電漿表現優異
- 在 F 基電漿 (CF₄, NF₃) 下表面形成 YF₃，體積膨脹約 20% → 可能造成微裂
- 在 Lam Kiyo、AMAT Sym3 廣泛使用於 Focus ring, liner
- 顆粒問題：塗層剝落為主要失效模式，需定期 PM (Preventive Maintenance)
- 供應商：Shin-Etsu, Kyocera, Applied Thin Films, Ferrotec
YOF / YOxFy
Yttrium Oxyfluoride (氧氟化釔)
結構
Y₂O₃ → YOF → YF₃ 中間相
F:O 比例
可調節 (影響 F 電漿穩定性)
製造方式
Thermal spray, Cold spray, ALD
侵蝕率 vs Y₂O₃
CF₄/O₂: 低 3–5×
- 在 F 基電漿 (CF₄, C₄F₈, NF₃) 下表現遠優於純 Y₂O₃
- 可視為 Y₂O₃ 與 YF₃ 之間的工程化中間相，透過控制 F/O 比優化
- 顆粒生成量更少，可延長 PM 週期
- 挑戰：製造過程中 phase stability 需嚴格控制
- 應用：進階 logic/DRAM 蝕刻腔體，尤其 high-F-chemistry 製程
- 近年研究重點：ALD-deposited YOF 薄膜，均勻性更佳
YF₃
Yttrium Fluoride (氟化釔)
熔點
1155 °C
密度
4.01 g/cm³
晶體結構
Orthorhombic
F 電漿穩定性
極高 (fully fluorinated)
- 完全氟化狀態，在純 F 電漿下最穩定，不會有相變問題
- NF₃ 遠程電漿清潔 (remote plasma clean) 環境最佳選擇
- 熔點低於 Y₂O₃，高溫環境使用受限
- 與 Al 基底附著力較弱，需搭配中間層
- 供應商：Entegris, Tosoh, Shin-Etsu Chemical
Y₃Al₅O₁₂ (YAG)
Yttrium Aluminum Garnet (釔鋁石榴石)
熔點
1970 °C
密度
4.55 g/cm³
熱導率
~10 W/m·K
硬度
Mohs 8.5
- 立方晶系，機械強度高，比 Y₂O₃ 更耐衝擊
- 在 Cl₂ 電漿下侵蝕率低於 Y₂O₃，在 F 電漿下相近或略優
- 熱穩定性佳，適合高溫製程腔體零件
- 應用：shower head, liner, 高功率電漿腔體
- 燒結 YAG 陶瓷純度可達 99.99%，顆粒汙染更少
Al₂O₃
Alumina (氧化鋁)
熔點
2072 °C
密度
3.99 g/cm³
熱導率
~25 W/m·K
成本
低 (最常見)
- 鋁腔體標準陽極氧化 (anodize) 塗層，成本最低
- O₂ 電漿最佳，但 F 電漿下易生成 AlF₃ (揮發性) → 嚴重侵蝕
- 適用於老一代 DUV/Cl₂ 製程，對 F-rich 製程不適用
- CVD/ALD Al₂O₃ 薄膜用於高 k 閘氧化層 (Al₂O₃ k~9)
SiC
Silicon Carbide (碳化矽)
熔點
2730 °C (昇華)
密度
3.21 g/cm³
熱導率
120–490 W/m·K
硬度
Mohs 9–9.5
- 極高熱導率 + 高硬度，適合高功率/高熱流腔體零件
- CVD SiC：純度最高 (>99.9999%)，無金屬污染風險
- 應用：shower head (特別是需要高熱均勻性)、Edge ring
- 在 O₂ 及 Cl₂ 電漿下穩定，F 電漿下形成 SiF₄ (揮發) 和 CF₄，侵蝕較快
- 3C/4H/6H-SiC 不同晶型，CVD 通常為 3C-SiC
元件介電材料 Device Dielectrics
| 材料 | k 值 | 用途 | 整合節點 |
|---|---|---|---|
| SiO₂ | 3.9 | 閘氧化層 (歷史) | ≥90nm |
| HfO₂ (High-k) | ~25 | 閘氧化層替代 | ≤45nm, FinFET/GAA |
| HfSiON | 10–20 | 閘氧化層 (Hf 摻 Si/N) | 32–45nm |
| Al₂O₃ | ~9 | 高 k seed layer, DRAM cap | 多節點 |
| SiOCH (Low-k) | 2.5–3.0 | 金屬層間介電 (ILD) | 65nm–5nm |
| Porous SiOCH (ELK) | 2.0–2.4 | 超低 k ILD | ≤28nm |
| Air Gap (k=1) | 1.0 | 極低 k，金屬間空氣隙 | 5nm, TSMC N5/N3 |
腔體設計比較 Chamber Design
Lam Research、Applied Materials、TEL、Hitachi High-Tech 各公司蝕刻/沉積腔體技術比較
電漿源技術比較
| 技術 | 全名 | 特色 | 代表設備 |
|---|---|---|---|
| ICP | Inductively Coupled Plasma | 高密度電漿 (10¹¹–10¹² cm⁻³)，ion energy 與 density 可獨立控制 | Lam Kiyo, Flex |
| CCP | Capacitively Coupled Plasma | 較低密度，更高 ion energy，適合氧化層蝕刻 | AMAT Sym3, Centris |
| RLSA | Radial Line Slot Antenna (Microwave) | 2.45GHz 微波，極高密度，低電子溫度 Te，低損傷 | TEL Tactras |
| ECR | Electron Cyclotron Resonance | 磁場共振，高密度，低壓操作 | Hitachi ECR systems |
| Remote Plasma | — | 電漿在遠端產生，中性自由基傳輸至腔體，isotropic etch | 多家 NF₃ clean |
Lam Research
LAM
Lam Research Corporation
Fremont, CA | 2024 Rev: ~$14.9B
Kiyo — Conductor Etch
- ICP 電漿源，針對 Si、metal gate、W contact 等導體蝕刻
- Bevel Focus Ring 設計：改善邊緣均勻性，降低 etch tilt
- Multi-zone temperature control ESC：±0.1°C 精度
- Advanced RF matching：2MHz + 27MHz dual frequency
- SmartClean 功能：in-situ chamber clean 縮短 PM 時間
- ALE 模式：Kiyo C 支援 Quasi-ALE 用於 fin trim
Flex — Dielectric Etch
- 針對 SiO₂、low-k、high-k 介電層蝕刻
- Configurable frequency plasma：60MHz / 27MHz / 2MHz 組合
- 高選擇比蝕刻：SiO₂:Si >100:1
- HAR (High Aspect Ratio) 蝕刻能力：用於 DRAM capacitor、3D NAND
Kiyo C — 3D NAND High Aspect Ratio
- 專為 3D NAND channel hole etch 設計 (100:1 以上)
- 高壓操作模式提升方向性，多段蝕刻策略
- Cryogenic ESC 選項：低溫提升 selectivity
Syndion — TSV / Deep Si Etch
- Bosch process (DRIE)：深矽蝕刻，用於 3D IC TSV
- Aspect ratio >20:1，side wall roughness <100nm
Applied Materials (AMAT)
AMAT
Applied Materials, Inc.
Santa Clara, CA | 2024 Rev: ~$26.5B
Sym3 — Conductor Etch (Symmetric Chamber)
- CCP 架構，對稱腔體設計 → 電漿均勻性極佳
- Up/down 雙 RF 電極，獨立控制 ion density 與 ion energy
- 針對 fin trim、gate etch、metal etch (W, Co, Ru)
- Temperature-controlled chamber wall：降低 memory effect
Centura Selectra — Atomic Layer Etching
- 專用 ALE 平台，支援 thermal ALE 與 plasma ALE
- 用於 FinFET fin trim、nanosheet release
- EPC (etch per cycle) 精度 <0.1nm
Centura Sculpta — Directional Sculpting
- 離子束角度蝕刻 (tilted etch)，用於 fin 或 3D feature 修型
- 可實現傳統垂直蝕刻無法達到的三維形貌控制
Producer — CVD/PECVD Platform
- 多腔室平台，同時整合 thermal CVD + PECVD + ALD 腔室
- 用於 SiN、SiO₂、Low-k SiCOH 沉積
- Batch processing 能力提升產率
Endura — PVD (Physical Vapor Deposition)
- 金屬薄膜沉積：TiN、TaN (barrier)、W、Co、Ru
- Clover 腔室：高功率濺鍍 + 離子化 PVD (iPVD)
- Endura Clover PECVD-W：WCVDfill for contact
Tokyo Electron (TEL)
TEL
Tokyo Electron Limited (東京威力科創)
Tokyo, Japan | 2024 Rev: ~¥2.4T (~$16B)
Tactras (RLSA Microwave Plasma Etch)
- 獨家 RLSA (Radial Line Slot Antenna) 技術：2.45GHz 微波產生電漿
- 電子溫度 Te <1 eV，遠低於 ICP/CCP，對元件損傷最低
- 電漿密度達 10¹²–10¹³ cm⁻³，優於傳統 ICP
- 適用：低損傷閘極蝕刻、high-k 介電蝕刻
Certas — CCP Dielectric Etch
- CCP 平台，主打 contact/via 蝕刻
- High frequency + low frequency 雙 RF 設計
Vigus — ALD Platform
- 批次式與單片式 ALD，支援 thermal ALD 與 plasma ALD
- 用於 high-k、TiN、TaN、Al₂O₃ 沉積
- Pulse sequence 精度 <10ms
Hitachi High-Tech
HHT
Hitachi High-Tech Corporation (日立先端科技)
Tokyo, Japan
ECR 電漿蝕刻系統
- ECR (Electron Cyclotron Resonance) 技術：磁場 + 微波共振，高密度低壓電漿
- 操作壓力可低至 0.1 mTorr，提供極高方向性
- 在日本市場佔有率高，特別是 DRAM 廠商 (Micron Japan, Samsung Austin)
- TE-8000 系列：多腔室平台，SiO₂、poly-Si、metal 蝕刻
關鍵設計差異總覽
| 項目 | Lam (Kiyo) | AMAT (Sym3) | TEL (Tactras) |
|---|---|---|---|
| 電漿源 | ICP (13.56MHz) | CCP (60/2MHz) | RLSA (2.45GHz) |
| 電漿密度 | 10¹¹–10¹² cm⁻³ | 10⁹–10¹¹ cm⁻³ | 10¹²–10¹³ cm⁻³ |
| 電子溫度 Te | 3–5 eV | 2–4 eV | <1 eV (最低) |
| Ion energy 控制 | Bias RF 獨立 | 上下電極獨立 | Bias RF |
| 主要強項 | 導體蝕刻均勻性 | 介電層選擇比 | 低損傷特殊蝕刻 |
| ESC 區域數 | 多區 (5–7 zone) | 多區 | 多區 |
| ALE 支援 | 有 (Kiyo C) | 有 (Selectra) | 研究階段 |
產業新聞 Industry News
半導體產業重大動態、新廠建設、政策法規與技術突破 (截至 2025 年)
新廠建設 New Fab Construction
2024–2025
TSMC Arizona Fab 21 — 4nm/2nm 量產啟動
Fab 21 Phase 1 (4nm N4P) 於 2024 年第一季開始量產，首批客戶為 Apple (A16/A17)。Phase 2 (N3/N2) 預計 2026 年投入生產，總投資逾 650 億美元。美國政府 CHIPS Act 補貼 66 億美元。鳳凰城廠區最終目標設置 6 座晶圓廠。
2024
TSMC Kumamoto (熊本) Fab 23 — 日本首座先進晶圓廠
JASM (Japan Advanced Semiconductor Manufacturing) Fab 23 Phase 1 於 2024 年 2 月開幕，生產 12nm/16nm，客戶涵蓋 Sony、Denso、Toyota。Phase 2 (6nm) 2027 年目標，日本政府補貼約 9,000 億日圓。第二廠 (Kumamoto 2) 計畫中，目標 6nm/7nm。
2024–2025
TSMC Dresden — 歐洲首座先進製程晶圓廠 (ESMC)
ESMC (European Semiconductor Manufacturing Company) 由 TSMC (70%)、Bosch、Infineon、NXP 合資，地點德國薩克森州德勒斯登，生產 12/16/28nm 汽車及工業用晶片，預計 2027 年量產，投資額約 100 億歐元，歐盟補助約 50 億歐元。
2024–2025
Intel Ohio (New Albany) — Intel 18A 旗艦晶圓廠
Intel Ohio Fab 1 為 Intel 18A (2nm 級) 製程目標廠，CHIPS Act 補助 85 億美元為最大單筆補貼。然而 2024 年 Intel 因虧損宣布建廠延期，Fab 1 量產時程推至 2026+ 年。Intel 18A 首張晶圓已完成 (Arrow Lake CPU 測試)，RibbonFET + PowerVia 整合驗證中。
2024–2025
Samsung Taylor Texas — SF2 (2nm GAA) 美國廠
Samsung Taylor Fab 計畫投資 440 億美元，生產 SF2 (2nm) 及以下製程。CHIPS Act 補助 64 億美元。原定 2024 年量產，因良率與客戶問題延期至 2025–2026。三星 GAA 良率爬坡仍面臨挑戰，Qualcomm、NVIDIA 等大客戶仍觀望 TSMC N2。
新技術與突破
2024
Tesla Terafab — 特斯拉自建 AI 晶片製造計畫
Tesla Elon Musk 提出 "Terafab" 概念，旨在為 Dojo 超級電腦自製 AI 訓練晶片，降低對 TSMC 依賴。Tesla D1 晶片 (7nm, TSMC) 已用於 Dojo v1。Terafab 若實現，將以 Tesla 專用製程節點生產自家 AI/FSD 晶片。目前仍在評估階段，具體時程未明。
2024–2025
Rapidus — 日本 2nm 國家隊，目標 2027 量產
Rapidus 由日本政府主導，Toyota、Sony、NTT、NEC、軟銀等 8 家企業聯合成立，目標在北海道千歲市建立 2nm 晶圓廠。與 IBM Research (Albany) 合作技術開發，並與 imec 建立研發夥伴關係。日本政府承諾補貼超過 3.9 兆日圓。預計 2025 試產、2027 HVM，挑戰被認為極大。
2024
HBM 狂潮 — SK Hynix HBM3E 主導 AI 記憶體市場
AI 大模型訓練對 HBM 需求爆炸性成長。SK Hynix HBM3E (36GB, 12-high, 1.2 TB/s) 為 NVIDIA H200/H20 標配。2024 年 HBM 佔 SK Hynix 利潤超 40%。Samsung HBM3E 良率問題延誤 NVIDIA 認證。Micron HBM3E 成功出貨 NVIDIA H200，三足鼎立格局形成。CoWoS 先進封裝成為最大瓶頸，TSMC 急速擴大 CoWoS 產能。
2022–2024
美國 CHIPS and Science Act — $527 億補貼重塑半導體地緣政治
2022 年 8 月拜登簽署 CHIPS Act，提供 527 億美元給美國半導體製造與研究。主要獲獎者：Intel ($85 億)、TSMC ($66 億)、Samsung ($64 億)、Micron ($61 億)、GlobalFoundries ($15 億)。同時對中國半導體出口管制持續升級 (Entity List 擴大)。
2024
ASML High-NA EUV (EXE:5000) 首批出貨
ASML Twinscan EXE:5000 (High-NA, NA=0.55) 於 2024 年開始出貨，首批客戶為 Intel (先用於研發)，單台售價約 3.5–4 億歐元，為史上最貴半導體設備。imec 與 TSMC 均有採購。機台重量超過 150 噸，需貨運機分批運輸。High-NA 為 2nm 以下節點 (1.4nm、1nm) 必要工具。
2024–2025
Micron 紐約 Clay 廠 — 最大美國本土 DRAM 投資
Micron 計劃在紐約州 Clay 投資超過 1,000 億美元建設 DRAM 晶圓廠 (20 年長期計畫)，首廠 Phase 1 目標 2025 動工。CHIPS Act 補助 61 億美元。將生產 Micron 最先進 DRAM (1γ/1δ node) 及 HBM4，創造約 9,000 個直接就業機會。
2026 年最新動態 Latest 2026 Updates
2026 Q1
TSMC N2 量產首季：首批產品 Apple A20 Pro + NVIDIA Rubin GPU
TSMC N2 於 2025 Q4 正式進入 HVM，2026 Q1 首批產品上市：Apple A20 Pro (iPhone 18 Pro Max 搭載)、NVIDIA Rubin R100 GPU。N2 初期良率約 60–65%，預計 2026 H2 達 75%+。產能分配由蘋果壟斷前 6 個月。A16 risk production 亦於 2026 Q1 啟動。
2026 Q1
Intel 18A 正式 HVM，首座 Arizona Fab 52 營運啟動
Intel 18A (RibbonFET + PowerVia) 於 2026 年 2 月正式 HVM，首座商業量產廠為 Arizona 的 Fab 52 (原名 Fab 1)。首批客戶：Microsoft Azure 客製 AI 晶片 Maia 2、Apollo Global Management 自研推論 ASIC。Intel Foundry 2026 Q2 營收突破 20 億美元，為轉型關鍵里程碑。
2026 Q1
NVIDIA Rubin GPU 發表，HBM4 首度商用
NVIDIA Rubin (R100/R200) GPU 在 GTC 2026 發表，TSMC N3P 製程 + CoWoS-L (4× reticle)，搭載 Samsung HBM4 (2 TB/s, 96 GB/stack, 8-stack/GPU)。單 GPU FP4 推論算力達 50 PetaFLOPS，較 Blackwell B200 提升 3.5×。2026 Q3 開始出貨，訂單已排至 2027 Q2。
2026 Q1
Samsung HBM4 通過 NVIDIA 認證，三星記憶體部門翻身
Samsung 於 2026 年 1 月正式通過 NVIDIA HBM4 認證，搶下 Rubin GPU 約 50% HBM 訂單 (SK Hynix 50%，Micron 被排除在外)。Samsung 採用 Cu-Cu hybrid bonding + 16-high stack，為其自 2023 年 HBM3E 認證失敗以來的關鍵翻身。記憶體部門 2026 Q1 營業利潤估達 12 兆韓圜。
2026 Q1
Rapidus 北海道千歲廠試產成功，日本 2nm 路線圖前進
Rapidus 於 2025 年 4 月開始試產，2026 Q1 首批 2nm 測試晶圓流片成功，良率約 10–15% (研發階段合理值)。與 IBM / imec 技術授權進展順利，客戶談判對象包含 AWS、Google Cloud、Microsoft。2026 年 Q4 開始風險試產，2027 Q1 目標 HVM。日本政府追加補貼 1 兆日圓。
2026 Q1
ASML EXE:5200 出貨破 20 台，High-NA EUV 正式進入量產
ASML 第二代 High-NA EUV (EXE:5200) 累計出貨突破 20 台，客戶包含 Intel (8 台)、TSMC (6 台)、Samsung (3 台)、imec (2 台) 及 1 台給 Micron。throughput 提升至 160 wph，售價降至 3.2 億歐元。Intel 18A、TSMC A16 均已在量產線使用。2027 年出貨目標 40 台。
2026 Q1
CoWoS 產能瓶頸緩解，TSMC 2026 年月產能突破 80K wafer
TSMC CoWoS 月產能從 2024 年底的約 35K wafer/month 擴張至 2026 Q1 的 80K。主要來自新竹 AP6、高雄 AP7、嘉義 AP8 三座先進封裝廠投產。即便如此，NVIDIA + AMD + Google + AWS 訂單仍排至 2027 年底。2026 年將再興建 AP9 (台中) + AP10 (菲律賓)。
2026 Q1
中國半導體自主化進展 — SMIC N+2 (7nm 等效) 良率提升
SMIC 在無法取得 EUV 的情況下，利用 DUV 多重曝光技術於 N+2 (等效 7nm) 製程良率從 2024 年的 ~15% 提升至 2026 Q1 的 ~50%。華為 Kirin 9030 採用 N+2 量產，但單片晶圓成本為 TSMC N7 的 3–4 倍。中國 SMEE (上海微電子) 首款商用 DUV 曝光機 SSA/800 出貨，28nm 節點目標。
2026 Q1
TSMC Kumamoto Fab 23 Phase 2 量產啟動 (6/7nm)
TSMC 熊本廠 Phase 2 於 2026 年 3 月量產，生產 6nm / 7nm 製程，主要客戶仍為汽車電子 (Toyota、Denso) 及消費電子 (Sony 影像感測器)。Phase 3 規劃中，可能導入 3nm，熊本將成 TSMC 日本旗艦基地。
技術路線圖概覽 Technology Roadmap (2023–2030)
| 年份 | TSMC | Samsung | Intel | 記憶體 | 技術重點 |
|---|---|---|---|---|---|
| 2023 | N3/N3E (FinFET) | SF3E (GAA) | Intel 4 | HBM3 | EUV HVM, GAA debut |
| 2024 | N3P/N3X | SF3P | Intel 3 | HBM3E | EUV mature, CoWoS ramp |
| 2025 | N2 (GAA) HVM | SF2 | Intel 18A (GAA+BSPDN) | HBM3E 12-high | GAA HVM, High-NA EUV intro |
| 2026 | A16 ramp / N2P | SF2P (forksheet) | Intel 18A-PT | HBM4 商用 | BSPDN HVM, 1.6nm, CPO 導入 |
| 2027 | A14 R&D | SF1.4 | Intel 14A (RibbonFET2) | HBM4E | High-NA EUV 成熟, 矽光子 |
| 2028 | A14 HVM | SF1.4P | Intel 14A HVM | HBM5 原型 | Forksheet/CFET transition |
| 2029 | A10 risk | SF1 | Intel 10A | HBM5 | CFET 試產, Glass substrate |
| 2030 | A10 HVM | SF1P / sub-1nm | Intel 10A HVM | HBM5E / HBM6 | CFET HVM, 2D material research |
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